低觸發(fā)電壓的可控硅結(jié)構(gòu)保護(hù)電路設(shè)計的詳細(xì)介紹

低觸發(fā)電壓的可控硅 ESD 保護(hù)結(jié)構(gòu)的設(shè)計

摘要：當(dāng)前的集成電路設(shè)計中大量采用了可控硅的設(shè)計結(jié)構(gòu)來進(jìn)行 ESD 的保護(hù)，但是一般的SCR 保護(hù)結(jié)構(gòu)很難滿足現(xiàn)在低電壓，以及一些特殊要求的集成電路 ESD 保護(hù)的要求。研究一種低觸發(fā)電壓的可控硅結(jié)構(gòu)保護(hù)電路，通過和工藝寄生參數(shù)的結(jié)合，滿足了低觸發(fā)電壓的設(shè)計要求。

關(guān)鍵詞：集成電路設(shè)計；靜電保護(hù)；可控硅結(jié)構(gòu)；觸發(fā)電流

1 引言

靜電放電（ESD）對 CMOS 集成電路的可靠性構(gòu)成了很大威脅[1]。隨著集成電路設(shè)計水平的提高和應(yīng)用領(lǐng)域的擴(kuò)大，對于 CMOS 集成電路來說，由于特征尺寸較小，電源電壓較低，ESD 保護(hù)僅僅采用傳統(tǒng)的二極管結(jié)構(gòu)已經(jīng)不能滿足要求。目前廣泛使用的 ESD 保護(hù)電路中，可控硅（SCR）結(jié)構(gòu)具有單位面積下最高的 ESD 保護(hù)性能[2]，同時具有很好的大電流特性[3]。如圖 1 所示，是常用的 SCR 結(jié)構(gòu)示意圖。

在 P 型襯底上有相鄰的 N 阱及 P 阱, P 阱中的 P 型注入?yún)^(qū)，P 阱中的 N 型注入?yún)^(qū)，N 阱中的 P 型注入?yún)^(qū)，N 阱中的 N 型注入?yún)^(qū)組成了 PNPN 半導(dǎo)體結(jié)構(gòu)。

圖 2 為圖 1 所示 SCR 保護(hù)結(jié)構(gòu)的等效電路圖。其結(jié)構(gòu)包含一個寄生 PNP 三極管 Q1，一個寄生 NPN 三極管 Q2，以及寄生電阻 R1，R2。

圖 1 所示 SCR 保護(hù)結(jié)構(gòu)的觸發(fā)電壓為 P 阱和 N 阱所形成 PN 結(jié)的雪崩擊穿電壓。一般情況下 P 阱和 N 阱的摻雜濃度較低，觸發(fā)電壓通常大于幾十伏。在這種情況下，有可能 SCR 保護(hù)結(jié)構(gòu)還未開啟，CMOS 集成電路的內(nèi)部電路由于 ESD 放電而被損壞。

為了降低 SCR 保護(hù)結(jié)構(gòu)的觸發(fā)電壓，同時滿足電路應(yīng)用中大觸發(fā)電流的要求，本文設(shè)計了一種改進(jìn)的 SCR 保護(hù)結(jié)構(gòu)，可以有效地解決上述問題。

2 高觸發(fā)電流和低開啟電壓的 SCR 結(jié)構(gòu)的設(shè)計

LVTSCR 的設(shè)計原理。對于低壓觸發(fā)的 SCR（Low-Voltage Triggered SCR，LVTSCR）的設(shè)計結(jié)構(gòu)，從 ESD 放電的原理[4]來看，主要考慮在正向的 ESD 脈沖下（即 I/O PAD 為正電位，GND 為零電位），器件中由 N 型注入?yún)^(qū)，P 阱，N 型注入?yún)^(qū)組成的 NMOS 管會發(fā)生雪崩擊穿,并導(dǎo)致寄生的 PNP 三極管，和寄生的 NPN 三極管開啟和泄放 ESD 電流. 而在反向的 ESD 脈沖下（即 I/O PAD 為負(fù)電位，GND 為零電位），整個 LVTSCR 器件表現(xiàn)為一個正偏的二極管特性。由于 LVTSCR的觸發(fā)電壓為器件內(nèi)的 NMOS 管的雪崩擊穿電壓，LVTSCR 保護(hù)結(jié)構(gòu)的觸發(fā)電壓遠(yuǎn)遠(yuǎn)小于圖 1 中所示的SCR 保護(hù)結(jié)構(gòu)[5]。

但是，實際應(yīng)用表明，SCR 器件的失效部位絕大多數(shù)是在發(fā)生雪崩擊穿的 NMOS 管上。NMOS 管雖然降低了整個 SCR 保護(hù)結(jié)構(gòu)的觸發(fā)電壓，但是它的ESD 水平限制了 SCR 保護(hù)結(jié)構(gòu)的 ESD 防護(hù)水平。

根據(jù)上述設(shè)計原理，本文提出的低觸發(fā)電壓的可控硅（SCR）靜電放電保護(hù)器件，能充分發(fā)揮 SCR 結(jié)構(gòu)具有的大電流特性和保護(hù)能力，提供一個較高的ESD 防護(hù)水平,具體結(jié)構(gòu)見圖 3。

本文提出的可控硅結(jié)構(gòu)包括 P 型襯底，P 型襯底上通過注入形成 N 阱和 P 阱區(qū)域。在 N 阱區(qū)域內(nèi)通過注入形成 N 型注入?yún)^(qū)和 P 型注入?yún)^(qū)，N 型注入?yún)^(qū)和 P 型注入?yún)^(qū)與器件的第一輸入端 I/O PAD 相連。在 P 阱區(qū)域內(nèi)包含有 N 型注入?yún)^(qū)和 P 型注入?yún)^(qū)。兩個 N 型注入?yún)^(qū)之間的表面具有柵氧化層，柵氧化層的表面是通過多晶硅淀積形成的柵極。N 型注入?yún)^(qū)通過一個電阻與器件的第一輸入端 I/O PAD 相連，N 型注入?yún)^(qū)，P 型注入?yún)^(qū)和多晶硅柵極與器件的第二輸入端 GND 相連。

與現(xiàn)有的 SCR 結(jié)構(gòu)比較，本文提出的靜電放電保護(hù)結(jié)構(gòu)中，P 阱內(nèi)的 N 型注入?yún)^(qū)與器件的第一輸入端 I/O PAD 是通過一個電阻相連，而圖三中NMOS 管的漏極通過 N 阱與第一輸入端 I/O PAD 相連。現(xiàn)有的 SCR 結(jié)構(gòu)的失效部位絕大多數(shù)是在發(fā)生雪崩擊穿的 NMOS 管上。由于在正向的 ESD 放電時（即 I/O PAD 為正電位，GND 為 零電位），除了前述的 PNPN 電流泄放通路外，NMOS 管下方的 N 型注入?yún)^(qū)，P 阱，Ｎ 型注入?yún)^(qū)所形成的寄生 NPN 三極管也是 ESD 電流的泄放通路。通常 NPN 管的電流泄放能力不如 PNPN 結(jié)構(gòu)，因此最先損壞的是上述的 NMOS 管。

本文提出的靜電放電保護(hù)結(jié)構(gòu)與現(xiàn)有的 SCR 不同之處在于 NMOS 管的漏極與第一輸入端 I/O PAD是通過一個電阻相連，通過適當(dāng)選擇此電阻的阻值，可以限制流過 NMOS 管下方寄生 NPN 三極管的電流，以防止此三極管在 ESD 放電時的損壞。電阻的阻值也不能選擇得過大，否則上述的 PNPN 結(jié)構(gòu)不足以被觸發(fā)導(dǎo)通。在此條件下，本文提出的 SCR 靜電放電保護(hù)器件，電流泄放能力完全由 PNPN 結(jié)構(gòu)決定，因此能充分發(fā)揮 SCR 結(jié)構(gòu)具有的大電流特性和保護(hù)能力，提供一個較高的 ESD 防護(hù)水平。

3 SCR 結(jié)構(gòu)的實際電路應(yīng)用

基于上述的設(shè)計考慮，在實際的多個電路中采用了上述的 LVTSCR 結(jié)構(gòu)，取得了很好的防護(hù)效果。具體的電路說明如下。

3.1 一般 input 的 SCR 結(jié)構(gòu)

對于輸入端，加入了 PMOS 和二極管的結(jié)構(gòu)，來確保輸入端對外部的正負(fù) ESD 脈沖都有保護(hù)能力（圖 4）。

3.2 一般 output 的SCR結(jié)構(gòu)

對于輸出端的保護(hù)，從實驗結(jié)果來看，只采用 PMOS+SCR 的結(jié)構(gòu)，也可以取得很好的保護(hù)效果（圖 5）。

3.3 I2C I/O 口的 SCR 結(jié)構(gòu)

對于 I2C 的 I/O 結(jié)構(gòu)，需要較大的觸發(fā)電流來滿足電路的功能。上述的結(jié)構(gòu)，可以很好地滿足設(shè)計的要求[6]。

通過上述結(jié)構(gòu)的 SCR 保護(hù)結(jié)構(gòu)，可以達(dá)到 4 kV 的 ESD 保護(hù)能力，同時器件的防止 LATCHUP 的能力也大為提高?？梢詽M足器件作為工業(yè)級的 ESD 水平的應(yīng)用（圖 6）。

4 結(jié)語

SCR 結(jié)構(gòu)的設(shè)計很復(fù)雜，器件工藝、版圖設(shè)計，以及具體的電路都會影響 ESD 的實際水平。本文的設(shè)計思路可以應(yīng)用到其他的 SCR 設(shè)計中，ESD 水平還可以得到一定的提高[7]。