幾個(gè)FPGA時(shí)序優(yōu)化簡(jiǎn)單技巧

我知道，我對(duì)與電子有關(guān)的所有事情都很著迷，但不論從哪個(gè)角度看，今天的現(xiàn)場(chǎng)可編程門陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個(gè)智能時(shí)代，在這個(gè)領(lǐng)域，想擁有一技之長(zhǎng)的你還沒(méi)有關(guān)注FPGA，那么世界將拋棄你，時(shí)代將拋棄你。

盡量用硬核，比如硬件乘法器，這個(gè)應(yīng)該都知道。

結(jié)構(gòu)上的pipeline，簡(jiǎn)言之就是“拆"，最極端的情形是拆到源和目的Reg間只有基本的組合邏輯門，比如說(shuō)~a & b之類...；當(dāng)然FPGA里實(shí)際不必這樣，打個(gè)比方，兩個(gè)xbit的數(shù)據(jù)做比較，若芯片內(nèi)是4輸入LUT，若有pipeline的必要，那么流水級(jí)最多用[log4(x)]+1就夠了。

系統(tǒng)上的流水，也就是打拍，副作用是帶來(lái)latency；這是最常見的方式之一，但有的情形下不允許。

異步， 劃分不同時(shí)鐘域；比如說(shuō)系統(tǒng)主體可以工作在100M-，特定的子系統(tǒng)要求必須工作在300M+，那么可以將特定模塊劃分到不同的時(shí)鐘域里；但異步時(shí)鐘域不宜太多。

綜合時(shí)使用retiming，duplication；physical synthesis優(yōu)化，現(xiàn)在的綜合器這方面已經(jīng)足夠聰明了。

預(yù)算允許可使用速度更快的芯片；這個(gè)也許是實(shí)現(xiàn) “不修改RTL又時(shí)序收斂” 的最可能的方式。