高速ADC/DAC的測試方法

演講內(nèi)容

大家好，我是今天做分享的任彥楠，非常榮幸能和大家交流，今天我分享的內(nèi)容是within我的knowledge, 也希望將我不懂的地方向大家請教。

今天我要和大家分享的是高速ADC/DAC的測試方法~

ADC主要的測試指標分為靜態(tài)指標和動態(tài)指標兩類：靜態(tài)指標，包括INL、DNL；動態(tài)指標，主要是基于SFDR，在此基礎(chǔ)之上計算的ENOB（有效位數(shù)）。盡量言簡意賅吧。

ADC的測試方法，其實簡單來說，就是輸入和輸出，輸入怎么給？輸出怎么測？怎么計算？以及換算到spec。輸入主要是兩部分：數(shù)據(jù)和clk。大家知道ADC的數(shù)據(jù)和clk都用什么給信號嗎？

聽眾答：ADC的數(shù)據(jù)是指輸入的模擬信號嗎？

任老師：哈哈，是的，信號發(fā)生器；然而對于ADC，尤其是高精度的ADC，最關(guān)鍵的是信號源的選擇，這里需要的是高精度的信號源，也就是說信號源的動態(tài)范圍要高于被測ADC兩個精度位以上，這是關(guān)鍵之一。第二，就是信號源和clk的同步。

接著，我們來看輸出，ADC輸出的是digital信號，也就是說輸出采樣到的是數(shù)字信號。但是ADC的動態(tài)參數(shù)表示都是基于頻譜分析的方法。也就是說要將輸出、采樣到的數(shù)字信號用FFT變換到頻域，這就是大家看到ADC的測試程序為什么主函數(shù)是FFT 函數(shù)的原因。我記得我們當時實驗室測得，10bit以上ADC，都至少是1024點。

聽眾問：或者轉(zhuǎn)到頻域，頻率精度到什么精度才合適？

任老師：實測的時候，你有時會發(fā)現(xiàn)，F(xiàn)FT點數(shù)選的少，測試結(jié)果會好，不知大家有沒有碰到過這種情況？嗯，但其實這是一種假象。你想10bit ADC輸出的全位分辨率就是1024，如果沒有采到1024個點，說明丟失了部分數(shù)據(jù)，不能真實反映ADC的性能。所以大家測試的時候，不能追求偶爾測到一個好的spec, 而應(yīng)該重點關(guān)注自己的測試方法和計算方法，是否真實反映了芯片的性能。

剛剛講了動態(tài)指標，靜態(tài)指標就相對容易，用高階的數(shù)字萬用表，不是手持的那種哦，是專業(yè)的可編程的6位半的萬用表，把輸出全部采下來，使用簡單公式就可以計算出INL和DNL，這個就不會用錯。動態(tài)指標SFDR和ENOB會由于FFT取樣點數(shù)的變化而變化；但INL和DNL算出來什么就是什么，沒有數(shù)字轉(zhuǎn)換的問題。數(shù)據(jù)頻率是ADC可以接受的最大輸入信號的頻率，比方說100M；而時鐘頻率是采樣率，比方說1GS/s。我們在學(xué)校的時候，可能覺得測到一個好的spec發(fā)個paper就好了；但是工作之后就不一樣了。芯片到底怎么樣，你心里能沒點底數(shù)么？我用一張圖總結(jié)一下最基礎(chǔ)的ADC，尤其特指并口ADC的測試基礎(chǔ)方法；后面我們再談串口ADC。

聽眾問：6位半萬用表測ADC？應(yīng)該是DAC吧？

任老師：是ADC哦，ADC輸出的digital, 用萬用表可以測到；DAC輸出的是analog,是連續(xù)的模擬信號，直接用頻譜儀就可以看了?？催@張圖，其實動態(tài)指標全部都是用邏輯分析儀采集。剛才說INL和DNL大家如果覺得邏輯分析儀復(fù)雜的話，用萬用表也可以完成。但是動態(tài)指標就必須得用邏輯分析儀采集了。哦，漏了一點，信號源和ADC的輸入之間，要接帶通濾波器，把頻點選出來。

Times問：用邏輯分析儀抓出來的數(shù)據(jù)，放到MATLAB里分析，以前adi有MATLAB例程。

任老師：Times 對！專業(yè)！所以大家測試ADC的時候，有一個必須的投入，就是得多買幾個質(zhì)量好的滾降系數(shù)高的帶通濾波器。帶通濾波器推薦大家用那個 mini circuits, 上次分享的李瑋韜，是我的閨蜜，她在我們實驗室的時候，我們老師給她出錢買了好多好用的帶通濾波器，嘿嘿。因為整個信號通路上，如果信號源質(zhì)量特別好，特別純凈；ADC的能力也很好，但是帶通濾波器濾不凈，引入雜波，就得不償失了。

大家好，剛才我發(fā)的那個最后一張圖片大概就是最上面的一個總結(jié)。這個是典型的一個并口，就是并口的ADC，因為如果少的話慢的話，我們傳統(tǒng)都是采用并口輸出碼，那接下來呢，我會講一點串口。因為群里如果有AD的大神，就知道現(xiàn)在公司里面做的。高速的ADC用的都是串口，并口已經(jīng)是一種，就是比較早一點的技術(shù)。

串口就是這樣子的哈。JESD204B是SerDes的接口規(guī)范。

聽眾問：以12位ad為例，即便輸入穩(wěn)定電平，噪聲本身可能就會引起低2位的跳動，如何能夠用萬用表測到準確的INL DNL呢？

任老師：大家現(xiàn)在看到ADI做出來的新的2GS/s以上的ADC/DAC都是這種接口的了，很高級~~我換算一下啊，6位半的萬用表就是可以測到小數(shù)點之后6位半。如果10bit ADC, 輸入1V，最小格是1/1024，那4位半的萬用表就夠了。

聽眾問：lsb，并不是絕對值。

任老師：哦~~ 那你說的噪聲是來源于哪里呢？電源？AD本身，還是輸入源？哈哈，那等一下我們再討論這個哈。

SerDes的信號，大家看到和并口主要的區(qū)別是在發(fā)送端和接收端上的并串/串并轉(zhuǎn)換、8b/10b編碼，差分驅(qū)動幾個模塊.雖然大家設(shè)計的時候在這幾個部分都要花很大的精力，可是在測試的時侯，就變成了一個黑盒子，主要考慮的還是如何把輸入信號給進去、時鐘怎么同步、怎么把輸出信號采集出來三大問題了。

我長話短說，

關(guān)于Serdes測試的時候，和并口測試的不同，大家看這張ppt ~好在Serdes的測試方法現(xiàn)在也都是十分成熟的了，主要的ADC設(shè)計公司用的方法大致相同。

聽眾問：感覺其中時鐘PLL是個關(guān)鍵環(huán)節(jié)。你們keysight出一個支持204B的接口的邏輯分析儀選件就好了。對測試工程師來說看到的就是被測數(shù)據(jù)。

任老師：你說的對。Serdes和剛才的并口測試相比，輸入信號沒變，還是用高純度的信號源，高純度、單頻點源，就是ADC輸入的唯一需求，一旦擁有，別無所求，差別在于輸出部分，其實就是支持204B的接口的邏輯分析儀 .被大家猜中了結(jié)局。

聽眾問：204b接口的adc測試時可不可以用帶高速口的FPGA？

任老師：可以的~~只要接口匹配，精度足夠，就可以~~采樣率夠，和時鐘可以同步。你們自己設(shè)計的FPGA板嗎？測多少bit的ADC？

聽眾問：ADC數(shù)字輸出的？

任老師：萬用表是測DAC，給輸入。沒有測ADC的。FPGA 和邏輯分析儀的道理一樣的，都是數(shù)據(jù)采集板。

聽眾問：DNL vs Noise，INL vs SFDR

任老師：就是我記得我們實驗室以前用FPGA 的時候，一直沒搞定時鐘同步。