簡談Altera和Xilinx的FPGA區(qū)別

大家好，又到了每日學(xué)習(xí)的時(shí)間了，最近有很多人再問我學(xué)習(xí)FPGA到底是選擇Altera的還是xilinx的呢，于是我就苦口婆心的說了一大堆，中心思想大概就是，學(xué)習(xí)FPGA一定要學(xué)習(xí)FPGA的設(shè)計(jì)思想以及設(shè)計(jì)原理，不要糾結(jié)于單一的實(shí)驗(yàn)平臺(tái)或者操作軟件，因?yàn)槟阆朐谶@個(gè)行業(yè)越走越高的話，廣度和深度都是要有所了解的，初期學(xué)習(xí)的時(shí)候尤其注重動(dòng)手，選擇一款操作平臺(tái)以及操作軟件是為了讓你更好的去動(dòng)手做，而不是讓你在這款軟件或者實(shí)驗(yàn)平臺(tái)去做文章，因?yàn)椴欢淼脑?，換個(gè)環(huán)境你同樣是什么都不明白。尤其是現(xiàn)在的科技公司產(chǎn)品更新升級(jí)換代還比較快，要學(xué)會(huì)去掌握最核心的知識(shí)點(diǎn)才是王道。下面，就我自己接觸，咱們就來簡單聊聊Altera和Xilinx的FPGA 區(qū)別，歡迎大家一起交流，三人行，必有我?guī)?，共同學(xué)習(xí)，共同進(jìn)步。
對(duì)于Altera和Xilinx的FPGA，本人認(rèn)為可以分為兩個(gè)方面去比較一下，基本邏輯資源和內(nèi)部基本架構(gòu)。
從目前企業(yè)中做開發(fā)使用的廣泛性來說，Xilinx占得比重確實(shí)是大一些，但是從其他方面來說，比如價(jià)格，相對(duì)而言Altera的便宜些。對(duì)于兩者的特點(diǎn)，Xilinx的短線資源非常豐富，這樣在實(shí)現(xiàn)的時(shí)候，布線的成功率很高，尤其是邏輯做得比較滿的時(shí)候。而Altera的FPGA的短線資源經(jīng)常不夠用，經(jīng)常要占用LE來充當(dāng)布線資源，這也是為什么Altera的FPGA可以便宜的原因，資源少些當(dāng)然便宜，但是如果你是高手，也能把他的性能發(fā)揮得很好。 另外就是關(guān)于塊RAM，Xilinx的雙口RAM是真的，Altera的沒有雙口RAM，如果你要實(shí)現(xiàn)真正的雙口RAM，只能用兩塊RAM來背靠背地實(shí)現(xiàn)，這樣你的RAM資源就少了一半，如果你的應(yīng)用對(duì)片內(nèi)雙口RAM的需求很重要，用Altera的就劃不來。
下面咱們就從我剛才說的基本邏輯資源和內(nèi)部基本架構(gòu)這兩個(gè)方面來聊聊。
1.基本邏輯資源
基本的邏輯資源我建議大家可以去看看兩家的芯片做個(gè)比較，今天時(shí)間有限就不給各位詳談了，通過比較你會(huì)發(fā)現(xiàn)我上面說的還是有點(diǎn)道理的。

2.內(nèi)部基本架構(gòu)
從1985年Xilinx公司推出第一片F(xiàn)PGA到現(xiàn)在，F(xiàn)PGA的使用已經(jīng)有近30年的歷史了。目前主流市場(chǎng)的FPGA主要還是Xilinx和Altera兩大系列，下面分別來介紹下它們各自的基本結(jié)構(gòu)組成。




Xilinx的FPGA主要由以下單元結(jié)構(gòu)組成：可配置邏輯塊（CLB）、時(shí)鐘管理模塊（CMT）、存儲(chǔ)器（RAM/FIFO）、數(shù)字信號(hào)處理模塊（DSP）和一些專用模塊。以Virtex-5為例，簡單介紹下各模塊的功能。
１.CLB是FPGA中組成設(shè)計(jì)邏輯的主要資源，也是電路設(shè)計(jì)中工作的主要對(duì)象，下面對(duì)CLB的內(nèi)外結(jié)構(gòu)做一個(gè)簡單介紹。
FPGA的邏輯就是由陣列排布的CLB實(shí)現(xiàn)的，每個(gè)CLB單元都和一個(gè)開關(guān)陣列相連，并受其控制以實(shí)現(xiàn)邏輯，如下圖所示


每一個(gè)CLB中包含有兩個(gè)基本結(jié)構(gòu)（Slice），每個(gè)基本結(jié)構(gòu)中包含4個(gè)查找表（LUT）、4個(gè)存儲(chǔ)單元、廣函數(shù)多路器（Wide_function Multiplexer）和進(jìn)位邏輯，這種基本結(jié)構(gòu)（Slice）稱為SLICEL。另外，有些基本結(jié)構(gòu)（Slice）中還包含使用RAM存儲(chǔ)數(shù)據(jù)的功能和使用32位寄存器移位的功能，支持這些功能的基本結(jié)構(gòu)稱為SLICEM。

2、時(shí)鐘管理模塊（CMT）
時(shí)鐘管理模塊（CMT）用于產(chǎn)生高質(zhì)量的時(shí)鐘，以Virtex-5系列器件為例，CMT包括兩個(gè) 數(shù)字時(shí)鐘管理單元（DCM）和一個(gè)鎖相環(huán)電路（PLL）。

3、存儲(chǔ)器（RAM/FIFO）
現(xiàn)代Xilinx的FPGA都有內(nèi)部的存儲(chǔ)器塊，以Virtex-5為例，內(nèi)部包含若干塊RAM，每一塊36KB，并且RAM的大小可以靈活配置。Virtex-5內(nèi)的RAM是同步的雙口RAM，并且可以配置為多速率的FIFO存儲(chǔ)器，極大地提高了設(shè)計(jì)的靈活性。

4、數(shù)字信號(hào)處理模塊（DSP）
大多數(shù)的FPGA產(chǎn)品都提供了DSP。

5、其他專用模塊
除了上述模塊外，在現(xiàn)代的Xilinx的FPGA產(chǎn)品中還有一些其他專用模塊，例如：Rocket IO千兆位級(jí)收發(fā)器、PCI Express端點(diǎn)模塊和三態(tài)以太網(wǎng)MAC模塊等。



Altera公司的產(chǎn)品一般包括如下單元結(jié)構(gòu)：邏輯陣列模塊（LAB）、TriMatrix存儲(chǔ)器模塊（RAM）、數(shù)字信號(hào)處理模塊（DSP）和鎖相環(huán)模塊（PLL）。下面以StartixII 器件為例說明Altera 公司產(chǎn)品的結(jié)構(gòu)。

1、邏輯陣列模塊（LAB）
邏輯陣列模塊（LAB）的主要結(jié)構(gòu)是8個(gè)適應(yīng)邏輯模塊（ALM），還包括一些進(jìn)位鏈和控制邏輯等結(jié)構(gòu)。適應(yīng)邏輯模塊（ALM）是StratixII器件的基本模塊，其結(jié)構(gòu)如下圖。


每個(gè)ALM中都包含了兩個(gè)可編程的寄存器、兩個(gè)專用全加器、一個(gè)進(jìn)位鏈、一個(gè)共享算術(shù)鏈和一個(gè)寄存器鏈。需要注意的是，在上圖所示的組合邏輯塊（Combinational Logic）中包含了兩個(gè)4輸入4 查找表（LUT）和4個(gè)三輸入的查找表。

2、 存儲(chǔ)器模塊（RAM）
StratixII器件具有TriMatrix存儲(chǔ)結(jié)構(gòu)，它包括3種大小的嵌入式RAM塊。TriMatrix存儲(chǔ)器包括512位的M512塊、4Kb的M4K塊和512Kb的M-RAM塊，每個(gè)都可以配置支持各種特性。

3、 數(shù)字信號(hào)處理模塊（DSP）
DSP塊結(jié)構(gòu)是為實(shí)現(xiàn)多種 最大性能和最小邏輯資源利用率的DSP功能而優(yōu)化的。

4、 鎖相環(huán)（PLL）
StratixII器件具有多達(dá)12個(gè)鎖相環(huán)（PLL）和48個(gè)獨(dú)立系統(tǒng)時(shí)鐘，可以作為中央時(shí)鐘管理器滿足系統(tǒng)時(shí)序需求。

以上可以看出，Xilinx與Altera的FPGA的結(jié)構(gòu)最大不同還是其邏輯單元部分：Xilinx的邏輯單元基本組成為可配置邏輯模塊（CLB），而Altera的為LAB，但更深一層講，CLB和LAB里面也都是由LUT、觸發(fā)器等構(gòu)成的。兩個(gè)公司的FPGA組成各有特點(diǎn)，這也決定了它們的FPGA產(chǎn)品在功能上各有特點(diǎn)。

總的來說，Xilinx家獨(dú)有 可配置邏輯塊（CLB）/Slice，Altera家獨(dú)有 邏輯陣列模塊（LAB），可以這么理解。

今天就聊到這里，各位加油！