高度集成的解調(diào)器和頻率合成器設(shè)計(jì)案例

利用手動(dòng)頻段選擇，鎖定時(shí)間可從典型值 4.5 ms 縮短到典型值 360 μs。

本文以高度集成的解調(diào)器和頻率合成器 ADRF6820 為例，告訴大家如何手動(dòng)選擇頻段以縮短PLL鎖定時(shí)間。

PLL 鎖定

PLL 鎖定過(guò)程包括兩個(gè)步驟：

1、通過(guò)內(nèi)部環(huán)路自動(dòng)選擇頻段（粗調(diào)）。在寄存器配 期間，PLL 首先根據(jù)內(nèi)部環(huán)路進(jìn)行切換和配置。隨后由一個(gè)算法驅(qū)動(dòng) PLL 找到正確的 VCO 頻段。

2、通過(guò)外部環(huán)路細(xì)調(diào)。PLL 切換到外部環(huán)路。鑒相器和電荷泵配合外部環(huán)路濾波器工作，形成一個(gè)閉環(huán)，確保 PLL 鎖定到所需頻率。校準(zhǔn)大約需要 94,208 個(gè)鑒頻鑒相器 (PFD) 周期；對(duì)于一個(gè)30.72 MHz fPFD，這相當(dāng) 于3.07 ms。

PLL 鎖定時(shí)間

按照上述步驟校準(zhǔn)完成后，PLL 的反饋操作使 VCO 鎖定于正確的頻率。鎖定速度取決于非線性周跳行為。PLL總鎖定時(shí)間包括兩個(gè)部分：VCO頻段校準(zhǔn)時(shí)間和PLL周跳時(shí)間。VCO頻段校準(zhǔn)時(shí)間僅取決于PFD頻率；PFD頻率越高，鎖定時(shí)間越短。PLL 周跳時(shí)間由所實(shí)現(xiàn)的環(huán)路帶寬決定。當(dāng)環(huán)路帶寬比 PFD 頻率窄時(shí)，小數(shù) N 分頻/整 數(shù)N 分頻頻率合成器就會(huì)發(fā)生周跳。 PFD 輸入端的相位誤差積累過(guò)快，PLL 來(lái)不及校正，電荷泵暫時(shí)沿錯(cuò)誤方向吸入電荷，使鎖定時(shí)間急劇縮短。如果 PFD 頻率與環(huán)路帶寬的比值提高，周跳也會(huì)增加；對(duì)于給定 PFD 周期，提高環(huán)路帶寬會(huì)縮短周跳時(shí)間。

因此，當(dāng)使用自動(dòng)校準(zhǔn)模式時(shí)，總鎖定時(shí)間對(duì)某些應(yīng)用來(lái)說(shuō)可能太長(zhǎng)。本文提出一種通過(guò)手動(dòng)選擇頻段來(lái)顯著縮短鎖定時(shí)間的方案，步驟如下：

1、按照表 1 所示的寄存器初始化序列使器件上電。默認(rèn)情況下，芯片以自動(dòng)頻段校準(zhǔn)模式工作。根據(jù)所需的 LO 頻率設(shè)置寄存器 0x02、寄存器 0x03 和寄存器0x04。

表1. 寄存器初始化序列

2、讀取鎖定檢測(cè) (LD) 狀態(tài)位。若 LD 為 1，表明 VCO 已鎖定。

3、通過(guò)串行外設(shè)接口 (SPI) 回讀寄存器 0x46 的位 [5:0]。假設(shè)其值為A，將系統(tǒng)中所有需要的 LO 頻率對(duì)應(yīng)的寄存器值保存到 EEPROM。由此便可確定頻率和相關(guān)寄存器值的表格（參見(jiàn)表2）。

表2. 查找表

4、為縮短LD時(shí)間，將 ADRF6820 置于手動(dòng)頻段選擇模式，并用第 3 步收集到的數(shù)據(jù)手動(dòng)編程。手動(dòng)編程步驟如下：

a、將寄存器 0x44 設(shè)置為 0x0001：禁用頻段選擇算法；

b、將寄存器 0x45 的位 7 設(shè)為 1，從而將 VCO 頻段源設(shè)為已保存的頻段信息，而不是來(lái)自頻段計(jì)算算法。用第3步記錄的寄存器值設(shè)置寄存器 0x45 中的位 [6:0]；

c、通過(guò)寄存器 0x22 的位 [2:0] 選擇適當(dāng)?shù)?VCO 頻率范圍（參見(jiàn)表3）；

表3. VCO頻率范圍

d、根據(jù)所需頻率更新寄存器 0x02、寄存器0x03和寄存器 0x04。寄存器 0x02 設(shè)置分頻器 INT 值，即 VCO 頻率 / PFD 的整數(shù)部分；寄存器 0x03 設(shè)置分頻器 FRAC 值，即 (VCO 頻率/PFD ? INT) × MOD；寄存器 0x04 設(shè)置分頻器 MOD 值，即 PFD/頻率分辨率；

e、監(jiān)視 LD 以檢查頻率是否鎖定。例如，PFD = 30.72 MHz 且 LO = 1600 MHz。

表4. 手動(dòng)頻段校準(zhǔn)寄存器序列

圖 1 和圖 2 分別顯示了自動(dòng)頻段校準(zhǔn)模式和手動(dòng)頻段校準(zhǔn)模式下的鎖定檢測(cè)時(shí)間。圖 2中，線 1（鎖定檢測(cè)）上的高電平表示 PLL 已鎖定。線 2 (LE) 代表 LE 引腳，是一個(gè)觸發(fā)信號(hào)。注意：鎖定檢測(cè)時(shí)間必須從低到高讀取。

自動(dòng)頻段校準(zhǔn)模式下，鎖定時(shí)間約為 4.5 ms；手動(dòng)頻段校準(zhǔn)模式下，鎖定時(shí)間約為 360 μs。數(shù)據(jù)的測(cè)量條件為 20 kHz 環(huán)路濾波器帶寬和 250 μA 電荷泵電流配置。

總結(jié)

經(jīng)過(guò)驗(yàn)證，我們可以看到，利用手動(dòng)頻段選擇，鎖定時(shí)間從典型值 4.5 ms 縮短到了典型值 360 μs。但是對(duì)于每個(gè)頻率，建議首先利用自動(dòng)頻段選擇確定最佳頻段值并予以保存，因?yàn)樽罴杨l段值隨器件而異，所以須對(duì)每個(gè) ADRF6820 執(zhí)行該程序。VCO 頻段無(wú)需因?yàn)闇囟茸兓隆?/p>