優(yōu)化ESD RF前端設(shè)計(jì)要考慮哪些因素？

在了解了ESD的基本概念及其與用于板載ESD保護(hù)的工具和組件后，Qorvo將全面介紹靜電放電和移動設(shè)備ESD系統(tǒng)設(shè)計(jì)建模技術(shù)和RF前端(RFFE)設(shè)計(jì)的考慮因素。

綜合各種因素

通常，系統(tǒng)設(shè)計(jì)人員使用反復(fù)試驗(yàn)的方法來添加ESD保護(hù)。那是否存在負(fù)面影響呢？僅使用組件級ESD規(guī)范不足以實(shí)現(xiàn)穩(wěn)健的系統(tǒng)設(shè)計(jì)。我們的目標(biāo)是預(yù)測最終手機(jī)設(shè)計(jì)的ESD性能，以創(chuàng)建一個(gè)提供ESD保護(hù)的萬無一失、一次性過關(guān)的系統(tǒng)設(shè)計(jì)。

最佳方法之一是使用模型來仿真IEC 61000-4-2接觸放電脈沖，這樣您就可以在確定ESD性能之后才投入時(shí)間和成本，用于實(shí)際的原型設(shè)計(jì)。

為此，我們采用系統(tǒng)高效ESD設(shè)計(jì)(SEED)方法。SEED是一種板載和片上ESD保護(hù)的協(xié)同設(shè)計(jì)方法，它有助于分析和實(shí)現(xiàn)系統(tǒng)級ESD穩(wěn)健性能。該方法要求對ESD應(yīng)力事件期間的外部ESD脈沖之間的相互作用、完整的系統(tǒng)級板設(shè)計(jì)以及設(shè)備引腳特性有一個(gè)全面的了解。

SEED建模和仿真的主要步驟

SEED方法需要對系統(tǒng)的各種組件和軌跡進(jìn)行建模和仿真。總體來說，使用SEED方法的建模和仿真步驟包括：

第1步：收集系統(tǒng)信息，例如：

PC板Gerber文件，包括PC板材料規(guī)格（堆疊文件、傳輸線規(guī)格等）

瞬態(tài)電壓抑制器(TVS)、電感和電容的器件型號（S?參數(shù)、I-V特性、ESD額定值、IV-TLP特性等）

RF前端模塊I/O引腳的片上ESD保護(hù)模型（IV-TLP測量、S?參數(shù)、ESD額定值等）

第2步：運(yùn)行瞬態(tài)和RF仿真，對ESD保護(hù)器件在系統(tǒng)級ESD應(yīng)力和正常工作期間的行為進(jìn)行建模。

具體步驟：如何進(jìn)行SEED仿真

讓我們通過一個(gè)簡單的示例來說明如何使用SEED方法來設(shè)計(jì)ESD保護(hù)。首先，您需要確定系統(tǒng)中所需的隔離阻抗，以確保IC引腳的峰值ESD電流和電壓在片上（次級鉗位）保護(hù)能力的范圍內(nèi)。這通過利用IEC應(yīng)力模型和板載TVS組件的傳輸線脈沖(TLP)數(shù)據(jù)（初級鉗位）和IC接口引腳（次級鉗位）創(chuàng)建仿真來完成。

最終，您的目標(biāo)是確認(rèn)實(shí)現(xiàn)系統(tǒng)ESD保護(hù)所需的組件。為此，需完成以下步驟：

1. 創(chuàng)建ESD脈沖。

2. 加載Gerber文件。

3. 將所有其他組件加載到建模軟件中。

4. 運(yùn)行仿真以確定RFFE引腳處的IEC應(yīng)力水平。

5. 確定實(shí)現(xiàn)板載ESD保護(hù)所需的組件。

6. 將組件添加到模型中。

7. 重新運(yùn)行仿真以驗(yàn)證添加的組件是否有效。

8. 通過ESD測試后，進(jìn)行最終的PC板布局。

1、使用IEC61000-4-2規(guī)范值來創(chuàng)建ESD脈沖

將如下所示的RLC（電阻-電感-電容）電路的模型原理圖加載到仿真工具中，并驗(yàn)證是否得到如下所示的波形。該模型將仿真ESD脈沖。請注意，某些值可能需要調(diào)整才能獲得精確的波形。

2、加載Gerber文件

接下來，使用3D Gerber布局文件來評估PC板的走線。將這些文件放入建模軟件中。對布局軌跡進(jìn)行建模，例如微帶線的尺寸。

3、將所有其他組件加載到建模軟件中

這些組件包括：

TLP I/O器件引腳數(shù)據(jù)

匹配組件

傳輸線組件

4、運(yùn)行仿真

加載完所有組件后，您希望查看結(jié)果如何。此時(shí)，您要確定RFFE引腳的IEC應(yīng)力水平。如果該水平值超出內(nèi)部IC保護(hù)的能力，那么您將需要添加板載ESD保護(hù)，例如隔直電容、TVS二極管等。

5、確定實(shí)現(xiàn)板載ESD保護(hù)所需的組件

比較可用的各個(gè)保護(hù)組件，以確定最適合您設(shè)計(jì)的組件。例如，假設(shè)仿真顯示您的系統(tǒng)需要額外的板載保護(hù)。下圖顯示了通過比較TLP模型的數(shù)據(jù)查看的幾個(gè)組件。橙色線是采用Qorvo RFFE模塊端口的TLP模型。其他三個(gè)TLP模型是正在評估的TVS組件。根據(jù)以下TLP數(shù)據(jù)，組件1和組件2是兩個(gè)最佳選擇。它們都符合我們的系統(tǒng)要求；然而，進(jìn)一步分析了位移回跳區(qū)域后，我們選擇組件1，因?yàn)樗挠|發(fā)電壓更低。觸發(fā)電壓更低意味著TVS不太可能通過削弱系統(tǒng)信號性能影響我們的設(shè)計(jì)。

我們選擇了TVS組件后，將其放置在正確的板載位置也非常重要。如下圖所示，將TVS移近ESD入口點(diǎn)可以最大限度地降低ESD能量。PC板的走線可根據(jù)TVS位置增加和減少第一個(gè)峰值電流的幅度。

6、將組件添加到模型中

一旦選擇了ESD保護(hù)元件（在我們的示例中為TVS二極管），您需要將它們添加到仿真中，如下所示。

7、重新運(yùn)行仿真以驗(yàn)證添加的板載ESD組件是否有效

現(xiàn)在所有數(shù)據(jù)都加載到您的仿真中，您可以運(yùn)行瞬態(tài)模擬，分析RF路徑的電流/電壓曲線，并調(diào)整內(nèi)部引腳（例如模塊引腳）上的最小殘留值以及系統(tǒng)性能。

注意：緊湊型仿真器支持使用S參數(shù)數(shù)據(jù)進(jìn)行瞬態(tài)模擬。S參數(shù)數(shù)據(jù)也可以在需要時(shí)轉(zhuǎn)換為集總模型。

最終目標(biāo)是您的系統(tǒng)設(shè)計(jì)能通過IEC應(yīng)力測試。不同的應(yīng)用將需要不同的組件或戰(zhàn)略，而在設(shè)計(jì)階段初期對它們進(jìn)行建模將有助于提高通過IEC認(rèn)證的可能性。

8、進(jìn)行最終的PC板布局

一旦您的設(shè)計(jì)通過了仿真，您就可以進(jìn)行最終的系統(tǒng)PC板布局。使用SEED的不同之處在于，您直到完成板載ESD保護(hù)仿真與建模之后才進(jìn)行系統(tǒng)PC板布局——而不是在設(shè)計(jì)階段的初期。

使用SEED提高通過ESD認(rèn)證的可能性

SEED能夠更好地理解系統(tǒng)性能和IC ESD設(shè)計(jì)功能。IV-TLP曲線提供有關(guān)片上、模塊內(nèi)和板載ESD功能的所需信息。將瞬態(tài)模擬添加到曲線圖上，即可評估片上和板載ESD保護(hù)器件的整體行為，以及它們在系統(tǒng)級ESD應(yīng)力下的協(xié)同表現(xiàn)。這樣，從硬件開發(fā)的初始階段就能夠放心地構(gòu)建最佳協(xié)同設(shè)計(jì)——最終可提高效率并降低總體設(shè)計(jì)成本。