采用ispLSI器件設(shè)計(jì)CCD時(shí)序發(fā)生器并進(jìn)行仿真驗(yàn)證

CCD驅(qū)動(dòng)電路的設(shè)計(jì)是CCD應(yīng)用的關(guān)鍵問題之一。由于不同廠家生產(chǎn)的CCD的驅(qū)動(dòng)時(shí)序不盡相同，同一廠家不同型號(hào)的CCD驅(qū)動(dòng)時(shí)序也不完全一樣，因此CCD用戶必須面對(duì)驅(qū)動(dòng)電路的設(shè)計(jì)問題。以往采用不同功能的數(shù)字芯片搭成的驅(qū)動(dòng)電路，調(diào)試?yán)щy，靈活性較差。而采用EPROM設(shè)計(jì)驅(qū)動(dòng)時(shí)序，雖然設(shè)計(jì)的系統(tǒng)性能穩(wěn)定，但是器件要工作還需要地址發(fā)生器，不但增大電路板面積，存儲(chǔ)的數(shù)據(jù)也不能在系統(tǒng)修改。本文以TCD1208AP為例，說明CCD時(shí)序發(fā)生器的設(shè)計(jì)原理，基于在系統(tǒng)可編程（ISP）技術(shù)和ispLSI器件實(shí)現(xiàn)了系統(tǒng)設(shè)計(jì)和仿真。ispLSI系列器件提供編程口，可直接修改其內(nèi)部程序。

CCD的時(shí)序分析

二相線陣CCD圖像傳感器TCD1208AP，時(shí)序關(guān)系如圖1所示。需要4路驅(qū)動(dòng)信號(hào)，即：轉(zhuǎn)移信號(hào)SH，脈沖寬度標(biāo)準(zhǔn)值為1000ns，其周期為光信號(hào)積分時(shí)間；復(fù)位信號(hào)RS，時(shí)鐘頻率標(biāo)準(zhǔn)值為1MHz，復(fù)位一次輸出一個(gè)信號(hào)；兩相移位時(shí)鐘信號(hào)F1與F2，時(shí)鐘頻率標(biāo)準(zhǔn)值為0.5MHz。TCD1208AP是2160像元CCD，正常工作時(shí)，要輸出52個(gè)虛設(shè)單元（含暗電流信號(hào)）信號(hào)。因?yàn)樵撈骷莾闪胁⑿袀鬏?，所以在一個(gè)周期內(nèi)至少要有1106個(gè)F1脈沖，即TSH》1106T1。時(shí)序圖中需要特別關(guān)注的是SH與F1、F2的關(guān)系，當(dāng)SH高電平期間，CCD積累的信號(hào)電荷包通過轉(zhuǎn)移柵進(jìn)入移位寄存器。這期間，移位脈沖F1、F2要求保持一個(gè)高和低的電平狀態(tài)。其中SH與F1時(shí)序關(guān)系如圖2。

ISP技術(shù)及ispLSI器件

在系統(tǒng)可編程打破了傳統(tǒng)可編程邏輯器件（PLD）的局限，使硬件設(shè)計(jì)變得象軟件一樣易于修改，從而縮短了系統(tǒng)的調(diào)試周期，而且不需要編程器，更不需要編程高壓。

ispLSI系列器件是Lattice公司推出的高性能大規(guī)?？删幊踢壿嬈骷?，集成度在1000門到25000門之間，引腳至引腳延時(shí)最小可達(dá)3.5ns，系統(tǒng)工作速度最高可達(dá)180MHz。ispLSI1016由可編程宏邏輯單元組成，而每個(gè)宏邏輯單元既可以定義成組合邏輯，又可以定義成時(shí)序邏輯。它有2000個(gè)等效邏輯門，32個(gè)通用I/O單元能定義成輸入、輸出、三態(tài)或雙向端口，另外還有4個(gè)專用的時(shí)鐘輸入端。

CCD時(shí)序發(fā)生器的設(shè)計(jì)

基于ispLSI1016的設(shè)計(jì)流程

Synario軟件能夠支持ispLSI器件的設(shè)計(jì)、編譯和邏輯模擬，能夠進(jìn)行原理圖輸入和ABEL-HDL硬件描述語言輸入，并且還提供了功能仿真器，可以用報(bào)告形式或波形觀察器檢查仿真結(jié)果。Synario的混合式設(shè)計(jì)輸入方式允許在同一器件的設(shè)計(jì)中同時(shí)采用原理圖、高級(jí)語言、真值表和狀態(tài)機(jī)輸入方式?；趇spLSI1016器件設(shè)計(jì)CCD時(shí)序發(fā)生器時(shí)，邏輯設(shè)計(jì)流程包括下列步驟：設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、器件編程、設(shè)計(jì)校驗(yàn)等。

* 設(shè)計(jì)輸入：首先按CCD時(shí)序發(fā)生器的原理將其分成高低幾個(gè)邏輯關(guān)系層。利用模塊化的設(shè)計(jì)方法，對(duì)各部分邏輯關(guān)系使用原理圖與硬件描述語言混合進(jìn)行描述。

* 設(shè)計(jì)實(shí)現(xiàn)：從設(shè)計(jì)輸入文件到熔絲圖文件的編譯實(shí)現(xiàn)。包括：邏輯、合并、映像、布局、布線、生成編程數(shù)據(jù)文件（JEDEC）。為方便設(shè)計(jì)需要，使用軟件的引腳鎖定功能將信號(hào)連接在指定的引腳上。除端口鎖定需人工干預(yù)外，所有的布局和布線過程均可自動(dòng)完成。

* 器件編程：把JEDEC形式的文件傳送到器件中。ispLSI的編程和改寫由片內(nèi)的狀態(tài)機(jī)控制，狀態(tài)機(jī)的輸入即為片內(nèi)的5個(gè)編程接口信號(hào)。

* 設(shè)計(jì)校驗(yàn)：設(shè)計(jì)校驗(yàn)過程與設(shè)計(jì)過程是同步進(jìn)行的，針對(duì)設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和器件編程，設(shè)計(jì)校驗(yàn)可分為前仿真、后仿真和實(shí)驗(yàn)驗(yàn)證三個(gè)部分。在設(shè)計(jì)輸入階段，進(jìn)行的功能仿真驗(yàn)證邏輯功能，所以又稱功能仿真；后仿真又叫時(shí)延仿真，是在選擇了具體器件并完成布局布線后進(jìn)行的定時(shí)關(guān)系仿真。

設(shè)計(jì)實(shí)現(xiàn)與仿真

時(shí)序發(fā)生器電路如圖3所示，4MHz時(shí)鐘信號(hào)CLK經(jīng)4分頻及邏輯組合電路產(chǎn)生頻率為1MHz的復(fù)位脈沖RS和A/D控制信號(hào)AD_CLK（采樣脈沖）；再經(jīng)2分頻產(chǎn)生0.5MHz的計(jì)數(shù)脈沖。這個(gè)計(jì)數(shù)脈沖送入計(jì)數(shù)器CBU13，CBU13是13位計(jì)數(shù)器，此模塊由ABEL-HDL硬件描述語言編寫完成。根據(jù)CCD時(shí)序分析，計(jì)數(shù)器最低計(jì)數(shù)值為1106，增加計(jì)數(shù)值就延長了積分時(shí)間；計(jì)數(shù)器計(jì)滿則產(chǎn)生轉(zhuǎn)移脈沖控制信號(hào)SH。CBU13的功能就是完成積分時(shí)間控制，即通過計(jì)數(shù)器輸出控制邏輯，產(chǎn)生SH信號(hào)和兩相移位脈沖信號(hào)的控制信號(hào)CA，信號(hào)CA與計(jì)數(shù)脈沖經(jīng)過與邏輯就得到F2（F2），而F2取反就得到F1（F1）。信號(hào)CA主要是控制SH高電平時(shí)與F1（F1）的關(guān)系，如圖2所示。具體設(shè)計(jì)時(shí)，只需當(dāng)計(jì)數(shù)器滿時(shí)讓組合邏輯電路產(chǎn)生一個(gè)持續(xù)時(shí)間為1個(gè)計(jì)數(shù)周期以上的高電平信號(hào)（其它時(shí)間為低電平），就可作為SH。另外產(chǎn)生一個(gè)持續(xù)時(shí)間≥2個(gè)計(jì)數(shù)脈沖周期的低電平信號(hào)，這個(gè)信號(hào)和0.5MHz的計(jì)數(shù)脈沖經(jīng)過與門后就得到需要的F2。

時(shí)序發(fā)生器設(shè)計(jì)完成后，經(jīng)過軟件仿真，得到如圖4所示的波形，圖中所示的時(shí)序關(guān)系滿足圖1的要求。用Synario軟件設(shè)計(jì)驅(qū)動(dòng)電路時(shí)，可以采用原理圖、ABEL-HDL等多種方式。設(shè)計(jì)CCD驅(qū)動(dòng)電路時(shí)，先將系統(tǒng)劃分為不同的功能模塊，功能復(fù)雜的模塊均采用硬件描述語言設(shè)計(jì)。因?yàn)閼?yīng)用時(shí)只需根據(jù)具體CCD器件的要求修改積分時(shí)間等參數(shù)即可，如果采用原理圖則需修改連接線路。

結(jié)語

CCD驅(qū)動(dòng)電路一般有四種設(shè)計(jì)方法，分別為存儲(chǔ)器驅(qū)動(dòng)、IC驅(qū)動(dòng)、單片機(jī)驅(qū)動(dòng)、以及可編程邏輯器件驅(qū)動(dòng)。采用ispLSI器件設(shè)計(jì)CCD時(shí)序發(fā)生器，使得電路由原來復(fù)雜的設(shè)計(jì)變成主要只用一片ispLSI1016來實(shí)現(xiàn)。獨(dú)立的單元測(cè)試與系統(tǒng)聯(lián)調(diào)結(jié)果均表明：采用ISP技術(shù)實(shí)現(xiàn)CCD時(shí)序發(fā)生器，提高了系統(tǒng)的集成度；系統(tǒng)抗干擾能力和穩(wěn)定性也增強(qiáng)了；同時(shí)還使設(shè)計(jì)與調(diào)試周期縮短至小時(shí)數(shù)量級(jí)