時序邏輯等效性的RTL設(shè)計和驗證流程介紹

寄存器傳輸級（RTL）驗證在數(shù)字硬件設(shè)計中仍是瓶頸。行業(yè)調(diào)研顯示，功能驗證占整個設(shè)計工作的70%.但即使把重點放在驗證上面，仍有超過60%的設(shè)計出帶需要返工。其主要原因是在功能驗證過程中暴露出來的邏輯或功能瑕疵和缺陷等。顯然，需要進一步改進驗證技術(shù)。

設(shè)計團隊一般采用系統(tǒng)模型進行驗證。就驗證來說，系統(tǒng)模型比RTL更具優(yōu)勢，比如系統(tǒng)模型易于開發(fā)且具有優(yōu)異的運行時性能。挑戰(zhàn)性在于如何在系統(tǒng)級驗證和生成功能正確的RTL間建立起橋梁。一種稱為時序邏輯等效性檢查的方法具有橋接兩者的能力，它是基于C/C++或SystemC編寫的規(guī)范來對RTL實現(xiàn)進行形式驗證。

本文將討論商用圖形處理芯片所采用的從系統(tǒng)級到RTL的設(shè)計和驗證流程。在該流程中，先要開發(fā)出系統(tǒng)模型，然后用它來確認視頻指令的算術(shù)運算，然后再采用時序邏輯等效性檢查方法驗證RTL實現(xiàn)。

系統(tǒng)級流程

隨著設(shè)計復(fù)雜性的增加，為了仿真整個系統(tǒng)，系統(tǒng)級建模變得不可避免。伴隨功能劃分、模塊接口和硬件/軟件協(xié)同設(shè)計而來的設(shè)計復(fù)雜性呈指數(shù)形式增長，使得系統(tǒng)驗證勢在必行。目前常采用C/C++或SystemC進行系統(tǒng)級設(shè)計和驗證。

本例采用了C/C++來建模視頻處理算法模塊。一旦系統(tǒng)模型完成了調(diào)整和驗證，RTL設(shè)計師就可以編寫Verilog代碼。高層綜合工具可以從系統(tǒng)代碼生成RTL.但工程師更常見的做法是用RTL代碼手工重新編寫設(shè)計。它是設(shè)計的解釋而非轉(zhuǎn)換。即便已用多種驗證測試平臺對RTL實現(xiàn)進行了驗證，采用基于仿真的方法也無法測試全部可能的狀態(tài)。

在設(shè)計流程中有許多驗證工具和方法可以采用，它們包括：基于斷言的驗證，隨機激勵生成和以覆蓋率驅(qū)動的驗證等。上述方法在功能上也許是值得依賴的，但它們都沒有借助系統(tǒng)模型。時序邏輯等效性檢查方法可以將系統(tǒng)模型的這種信心直接轉(zhuǎn)換為RTL實現(xiàn)。

圖形處理器市場受成像質(zhì)量、再現(xiàn)性能和用戶購買時機的影響很大。對負責(zé)研制最新圖形處理器芯片的項目團隊來說，上述因素要求他們迅速開發(fā)出新算法、拿出新設(shè)計。為了滿足這種要求，可以采用系統(tǒng)模型來彌合初始規(guī)范和出帶間的差距。當(dāng)項目開始時，受控隨機RTL仿真已運行好幾天了，但驗證工程師仍擔(dān)心會有“遺漏”的缺陷。被測RTL設(shè)計可以實現(xiàn)視頻和非視頻指令，并用在建項目的算術(shù)模塊來創(chuàng)建下一代視頻處理芯片。

設(shè)計驗證

驗證工作主要集中在21條視頻指令，范圍從“并行轉(zhuǎn)移”到“具有縮小作用的絕對差”等操作。采用時序邏輯等效性檢查方法的目標(biāo)是借助用C/C++編寫的原始系統(tǒng)模型在芯片級回歸前改進RTL驗證。時序邏輯等效性檢查可以用來發(fā)現(xiàn)仿真遺漏的缺陷，并改進RTL設(shè)計的調(diào)試工作。

算法模塊的系統(tǒng)模型是用2,391條C/C++語句實現(xiàn)的。該項目的第一步包含改進C/C++代碼使得時序邏輯等效性檢查器可讀懂它。因該模型最初并非是為等效性檢查編寫的，所以其中的一些設(shè)計構(gòu)造不符合時序工具語言子集。該項目團隊使用“< ifdef >”語句，來濾析出沒有明顯硬件概念的構(gòu)造，例如：“reinterpret cast”和“static cast”.通過修改C/C++代碼來實現(xiàn)這些改變。今后，遵循C/C++開發(fā)過程中的編碼指南后可以不再需要修改設(shè)計模塊。

設(shè)計團隊接下來的工作是設(shè)置驗證環(huán)境。時序邏輯等效性檢查需要在驗證前對復(fù)位狀態(tài)和諸如時序和接口差異等時序差異進行規(guī)定。時序差異被具體規(guī)定為I/O映射和設(shè)計延時。

針對用C/C++編寫的系統(tǒng)模型，可以通過添加一個薄的SystemC“封裝器”來引入復(fù)位和時鐘，中間不用改變C/C++模型。

該視頻處理器算法塊的RTL實現(xiàn)用了4,559行RTL碼，延時是7個時鐘周期。C/C++系統(tǒng)模型的延時是1個時鐘周期，它是由SystemC“封裝器”引入的。設(shè)計團隊隨后規(guī)定一組新輸入數(shù)據(jù)送至每個設(shè)計的頻率。因為RTL是管線結(jié)構(gòu)，因此新數(shù)據(jù)是逐個時鐘周期輸入的。這樣，C/C++和RTL的吞吐量都是1.

時序邏輯等效性檢查采用時序分析和數(shù)學(xué)形式算法來驗證這兩個模型的全部輸入組合是否一直能得到相同的輸出。與仿真不同，它并行地驗證全部輸入條件。在該項目中，相當(dāng)于同時驗證全部指令。因為每一條視頻指令實現(xiàn)一個具體算法功能，設(shè)計團隊可以決定一次驗證一條視頻指令來提升調(diào)試效率。

因為了解被測試的指令，所以與同時對全部指令進行調(diào)試相比，確認與任何缺陷相關(guān)的邏輯更加容易。另外，當(dāng)一次只驗證一條指令時，時序邏輯等效性檢查器運行時運行得更快，從而進一步提升了調(diào)試效率。

當(dāng)驗證第一條指令（VEC4ADD）時，在RTL模型中發(fā)現(xiàn)了9個設(shè)計缺陷、在系統(tǒng)模型中找到1個缺陷。系統(tǒng)模型中發(fā)現(xiàn)的缺陷可以指導(dǎo)設(shè)計師如何在以后設(shè)計中消除C++代碼中的歧義。

時序邏輯等效性檢查能用10個或更少時鐘周期的精簡反例來確認設(shè)計差異。對每個反例波形來說，產(chǎn)生的波形可以顯示導(dǎo)致設(shè)計差異的精確輸入序列。

圖：由于RTL是管線結(jié)構(gòu)，新數(shù)據(jù)是逐個時鐘周期輸入的。因此C/C++與RTL具體有相同的吞吐量

測試基準(zhǔn)的再利用

對每條指令而言，時序邏輯等效性方法可在5分鐘內(nèi)發(fā)現(xiàn)差異并生成反例。時序邏輯等效性檢查還將以測試基準(zhǔn)的方式生成反例，這些反例能與原始C和RTL設(shè)計一道在仿真時運行。測試基準(zhǔn)包含監(jiān)視器，因此能暴露以波形方式顯示的相同設(shè)計缺陷。

在本項目中，反例測試基準(zhǔn)被復(fù)用為單元級回歸測試套件。

在改正VEC4ADD指令代碼中的問題后，時序邏輯等效性檢查器在361秒內(nèi)用52MB證實了系統(tǒng)模型和RTL間的等效關(guān)系。若對該指令實施窮舉仿真，則需運行3.7 x 1034個測試向量，這樣，即便采用的是1百萬周期/秒的仿真器，盡我們一生也難以完成驗證。

驗證第一條指令（VEC4ADD）所需的全部工作歷時4天，其中包括設(shè)置時間、對多個設(shè)計缺陷的調(diào)試及取得完全確認的時間。第二條指令利用與第一條指令相同的設(shè)置腳本，從而允許設(shè)計師立即投入調(diào)試。他們可以在兩天內(nèi)對第二條指令（VEC2ADD）的10個缺陷進行查找、糾錯及糾錯后的確認。通過推斷，全部驗證這21條指令需5到7周時間，實際用時取決于發(fā)現(xiàn)的缺陷數(shù)量。當(dāng)采用基于仿真的驗證方法時，設(shè)計團隊完成相同驗證工作需要花6個月的時間。

驗證結(jié)果

使用系統(tǒng)模型完成圖形指令的RTL驗證是成功的?？偣舶l(fā)現(xiàn)了19個功能缺陷。借助簡練的反例，時序邏輯等效性檢查方法可以改進驗證質(zhì)量、縮短調(diào)試周期。找到的缺陷包括：不正確的符號擴展、遺漏的箝位邏輯以及初始化錯誤等，這些缺陷將導(dǎo)致圖像質(zhì)量的降低、軟件設(shè)計反復(fù)或芯片返工。

時序邏輯等效性檢查方法能夠借助用C/C++或SystemC編寫的系統(tǒng)模型發(fā)現(xiàn)缺陷和驗證RTL實現(xiàn)。它無需額外的測試基準(zhǔn)或斷言就能提升功能驗證效率。通過識別難以發(fā)現(xiàn)的缺陷以及那些被傳統(tǒng)仿真方法遺漏的缺陷，時序邏輯等效性檢查方法能把設(shè)計風(fēng)險降至最小。