基于FPGA和DDS+PLL器件實(shí)現(xiàn)跳頻信號(hào)發(fā)生器的設(shè)計(jì)

引 言

為了保證機(jī)載電臺(tái)的設(shè)計(jì)性能和通信質(zhì)量，并且各種電臺(tái)都有各自詳細(xì)的技術(shù)指標(biāo)要求，需要使用很多臺(tái)單一功能的儀器或綜合檢測(cè)儀來(lái)測(cè)試。目前，產(chǎn)生穩(wěn)定可靠、符合要求的跳頻信號(hào)已成為進(jìn)行跳頻關(guān)鍵技術(shù)驗(yàn)證、通信設(shè)備開(kāi)發(fā)預(yù)研，綜合測(cè)試系統(tǒng)研制的瓶頸。本設(shè)計(jì)正是某機(jī)載電臺(tái)綜合檢測(cè)儀的一部分，為其提供一個(gè)高穩(wěn)定度的跳頻信號(hào)源。

由于FPGA 器件速度快、密度高、功耗低、可配置性強(qiáng), 現(xiàn)已在許多領(lǐng)域得到了廣泛的應(yīng)用。硬件描述語(yǔ)言的出現(xiàn)使FPGA 的設(shè)計(jì)更加方便、快捷。DDS 技術(shù)具有頻率轉(zhuǎn)換速度快、分辨率高及相位噪聲特性好等優(yōu)點(diǎn)，但組合干擾信號(hào)多，難以控制，無(wú)法適應(yīng)跳頻通信的要求。而PLL 技術(shù)具有控制靈活、體積小、電路簡(jiǎn)單、雜散抑制度高及頻譜純度高等一系列優(yōu)點(diǎn)，是當(dāng)今戰(zhàn)術(shù)電臺(tái)的主流技術(shù)方案，但面臨高速的技術(shù)要求，鎖相環(huán)路的固有慣性已成為嚴(yán)重的障礙。因此，本設(shè)計(jì)以FPGA（EP1C12）為核心進(jìn)行跳頻控制，采用DDS（AD9850）與PLL（MC145152）相結(jié)合，由DDS 提供快速跳頻的小步進(jìn)間隔，PLL 工作在大步進(jìn)間隔，增大環(huán)路帶寬，縮小跳頻時(shí)間，而且完成對(duì)雜散的抑制。在此硬件平臺(tái)上加載相應(yīng)的程序，可以產(chǎn)生所需的跳頻信號(hào)，具有轉(zhuǎn)換速率快、電路簡(jiǎn)潔、系統(tǒng)控制簡(jiǎn)易靈活等優(yōu)點(diǎn)。

1. 信號(hào)發(fā)生器的硬件設(shè)計(jì)

圖1 所示是跳頻信號(hào)發(fā)生器組成框圖。整個(gè)硬件系統(tǒng)分為基帶子系統(tǒng)、中頻子系統(tǒng)和射頻子系統(tǒng)三部分：

1）基帶子系統(tǒng)包括FPGA 和其外部所需的D/A 轉(zhuǎn)換器（包括其所需的波形成型濾波器）、按鍵開(kāi)關(guān)、數(shù)碼管電路以及撥碼開(kāi)關(guān)。

該子系統(tǒng)主要以FPGA 為核心，，首先FPGA 從撥碼開(kāi)關(guān)和鍵盤電路采集信息數(shù)據(jù)并通過(guò)顯示電路顯示，然后對(duì)這些獲取的信息數(shù)據(jù)進(jìn)行BFSK 調(diào)制，產(chǎn)生BFSK 波形的樣點(diǎn)值，經(jīng)D/A 轉(zhuǎn)換器和成型低通濾波器產(chǎn)生BFSK 的基帶模擬波形，同時(shí)，F(xiàn)PGA 還產(chǎn)生跳頻碼序列，通過(guò)預(yù)設(shè)的跳頻圖案表，最后獲得產(chǎn)生該頻率信號(hào)所對(duì)應(yīng)的DDS 控制字，并將該控制字寫(xiě)入DDS 之中和對(duì)DDS 發(fā)出頻率切換的指令。FPGA 以1000 次/秒的頻率來(lái)更新DDS 輸出的頻率，這樣，在DDS 就能產(chǎn)生了1000 跳/秒的跳變中頻載波信號(hào)。

2）中頻子系統(tǒng)包括DDS+PLL、混頻器、中頻濾波器。在跳頻信號(hào)產(chǎn)生過(guò)程中頻率合成器是其中的關(guān)鍵技術(shù)之一，在本設(shè)計(jì)中，DDS選用的是AD公司的AD9850，在125MHz時(shí)鐘信號(hào)的驅(qū)動(dòng)下，可以產(chǎn)生分辨率為4.492Hz的信號(hào)。雖然DDS優(yōu)點(diǎn)突出，但是它的輸出頻率不高，不能滿足設(shè)計(jì)所需的44.625~90.125MHz跳頻范圍，因此必須通過(guò)PLL倍頻。具體實(shí)現(xiàn)電路是AD9850的輸出經(jīng)低通濾波后作為時(shí)鐘驅(qū)動(dòng)鎖相環(huán)MC145152。如圖2所示為FPGA采用并行輸入方式與DDS+PLL的連接圖。對(duì)于PLL，其換頻時(shí)間Ts1與鑒相頻率有關(guān)，工程上近似為Ts1 = 25/ Fr = 25R/ Fclk，其中Fclk就是DDS的輸出頻率。在本系統(tǒng)中，R= 8，F(xiàn)DDS的范圍是20. 5MHz ~22. 5MHz。所以Ts1的量級(jí)是十幾μs量級(jí)，即Ts的量級(jí)也是十幾μs量級(jí)，因此完全能滿足1000跳/秒的指標(biāo)。根據(jù)AD9850的相關(guān)特性可知，其輸入和輸出頻率的關(guān)系為：

其中M 為頻率控制字。從(4)式也可知該頻率合成器的分辨率為4*3*125/ 232MHz=1.164Hz。由此可知，完全能夠滿足本設(shè)計(jì)對(duì)頻率合成器的要求。

BFSK 基帶信號(hào)與DDS 產(chǎn)生跳變的載波信號(hào)在混頻器中混頻后再產(chǎn)生跳變的中頻信號(hào)（44.625~90.125MHz）經(jīng)濾波后送入射頻電路。

3）射頻子系統(tǒng)有頻率合成器、混頻器、濾波器等構(gòu)成，其中頻率合成器采用的是有固定頻率輸出的由鎖相環(huán)路構(gòu)成的頻率合成器，以產(chǎn)生200MHz 的輸出頻率作為本振頻率。中頻寬帶信號(hào)（44.625~90.125MHz）與本振頻率在混頻器中混頻后，經(jīng)過(guò)帶通濾波器取上邊帶，得到（109.875~155.375MHz）的跳頻信號(hào)。

2. 信號(hào)發(fā)生器的軟件實(shí)現(xiàn)

在本系統(tǒng)的軟件設(shè)計(jì)實(shí)現(xiàn)中，采用了VHDL 硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，并在Altera 公司的QuartusⅡ7.0 軟件中完成基帶子系統(tǒng)程序編寫(xiě)、語(yǔ)言編譯和調(diào)試及硬件下載工作。本系統(tǒng)的軟件結(jié)構(gòu)框圖主要有時(shí)鐘分頻模塊、跳頻圖案產(chǎn)生模塊、信息碼輸入模塊、BFSK 調(diào)制模塊及DAC 和DDS 的接口控制模塊組成，具體框圖如圖3。

2.1 時(shí)鐘分頻模塊

完成一次DDS 轉(zhuǎn)換需要10 個(gè)時(shí)鐘信號(hào)，因此選擇系統(tǒng)時(shí)鐘clk_sys 頻率為50MHz，周期為0.02us。以系統(tǒng)時(shí)鐘為基準(zhǔn)，14 個(gè)狀態(tài)為一個(gè)循環(huán)產(chǎn)生各種時(shí)鐘信號(hào)。每個(gè)狀態(tài)循環(huán)的第0 個(gè)狀態(tài)的1 個(gè)周期產(chǎn)生跳頻圖案產(chǎn)生模塊的時(shí)鐘信號(hào)，第0 和第1 個(gè)狀態(tài)的2 個(gè)周期產(chǎn)生AD9850 控制代碼的復(fù)位信號(hào)。當(dāng)AD9850 控制代碼的復(fù)位信號(hào)變?yōu)榈碗娖胶?，在系統(tǒng)時(shí)鐘的作用下，AD9850開(kāi)始裝入控制信號(hào)。

2.2 跳頻圖案產(chǎn)生模塊

本系統(tǒng)的跳頻圖案發(fā)生器是由31 級(jí)m 序列構(gòu)成，把該序列相鄰的5 個(gè)碼元對(duì)應(yīng)的值模20 作為頻率控制碼，系統(tǒng)中不同的信道在同一時(shí)鐘控制下進(jìn)行全同步跳頻，跳頻圖案為同一序列的不同偏移，這樣就保證了各信道的頻率各不相同，不會(huì)產(chǎn)生頻率交疊。系統(tǒng)的中頻頻段為44.625~90.125MHz，跳頻帶寬為45.5MHz，分了20 個(gè)頻率點(diǎn)，跳頻最小間隔為2.275MHz。采用以上介紹的DDS+PLL 的頻率合成法，根據(jù)電路可推算出輸出頻率Fout與頻率控制字M 的關(guān)系為

（一般FDDS=125MHz），由此關(guān)系式產(chǎn)生相應(yīng)的頻率。

2.3 信息碼輸入模塊

信息碼輸入模塊包括外部輸入模塊、序列信號(hào)產(chǎn)生模塊、2 通道數(shù)據(jù)選擇模塊。外部輸入模塊是將輸入的8 位用戶自定義的信息碼在按鍵開(kāi)關(guān)信號(hào)codes1 和clr 的控制下循環(huán)移位輸出，輸出信號(hào)為q。當(dāng)循環(huán)移位鍵按下即codesl=‘0’時(shí)，從撥碼開(kāi)關(guān)并行讀入8 位信息碼；當(dāng)codesl=‘1’時(shí)，8 位信息碼循環(huán)移位，最后一位碼作為待發(fā)送的碼元。當(dāng)清除鍵按下即clr=‘0’時(shí)，8 位信息碼全部置‘0’。序列信號(hào)產(chǎn)生模塊在分頻器輸出的時(shí)鐘信號(hào)的作用下能夠循環(huán)產(chǎn)生一組或多組序列信號(hào)，在開(kāi)始初始化按鍵按下即clr=‘0’時(shí)，初始化為“10110101”。通道數(shù)據(jù)選擇模塊通過(guò)按鍵信息方式選擇開(kāi)關(guān)來(lái)選擇采用用戶自定義的信息或由序列信號(hào)產(chǎn)生模塊生成的信息進(jìn)行處理。

2.4 BFSK 調(diào)制模塊

該模塊的功能是在系統(tǒng)時(shí)鐘控制模塊輸入的時(shí)鐘clk_bfsk 的控制下，由通過(guò)數(shù)據(jù)選擇模塊輸入的序列q 的信息比特決定發(fā)送分頻器輸出的2 個(gè)頻率中的哪一個(gè)來(lái)進(jìn)行BFSK 調(diào)制，輸出為BFSK 波形的各點(diǎn)采樣幅值，幅值的精度為8 位二進(jìn)制，該8 位信號(hào)經(jīng)過(guò)D/A 轉(zhuǎn)換后，即得到實(shí)際的BFSK 信號(hào)。如圖4 所示，該調(diào)制模塊共分為分頻器、跳變檢測(cè)、2:1 數(shù)據(jù)選擇器、正弦波信號(hào)產(chǎn)生器等5 部分。

正弦波信號(hào)產(chǎn)生器中每個(gè)采樣點(diǎn)采用8 位量化編碼，即8 位分辨率。用包含100 個(gè)狀態(tài)的狀態(tài)機(jī)來(lái)實(shí)現(xiàn)，同時(shí)設(shè)計(jì)一個(gè)異步復(fù)位端，保證當(dāng)每個(gè)‘1’或‘0’到來(lái)時(shí)其調(diào)制信號(hào)正好位于坐標(biāo)原點(diǎn)sin0 處。狀態(tài)機(jī)共有8 位輸出，經(jīng)DAC 變換為模擬信號(hào)輸出。

由于仿真結(jié)果并非直觀的波形，所以將BFSK 模塊在Quartus 中的波形仿真結(jié)果bfsk.vwf 另存為列表文件bfsk.tbl。把該文件放置在Matlab 程序的當(dāng)前工作文件夾內(nèi)，使用編寫(xiě)的Matlab程序讀取該文件，并提取其中的數(shù)值作圖，可以得到圖7 所示直觀的BFSK 波形，這樣可以看到頻率隨著輸入信息的變化而變化，驗(yàn)證設(shè)計(jì)的正確性。

2.5 DAC 和DDS 的接口控制模塊

利用狀態(tài)機(jī)模型實(shí)現(xiàn)DAC 和DDS 的控制時(shí)序。利用組合邏輯電路產(chǎn)生輸出信號(hào)容易出現(xiàn)毛刺現(xiàn)象，單一進(jìn)程的狀態(tài)機(jī)的程序可讀性不好，因此我們采用時(shí)序邏輯電路產(chǎn)生輸出信號(hào)的格式進(jìn)行控制程序的編寫(xiě)。

3. 結(jié)束語(yǔ)

本文提出一種基于FPGA和DDS+PLL 技術(shù)的跳頻信號(hào)源的實(shí)現(xiàn)方案。在FPGA中利用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)基帶子系統(tǒng)，通過(guò)修改程序中的相關(guān)內(nèi)容便可產(chǎn)生多種形式的跳頻信號(hào)，具有很大的靈活性，并且電路易于實(shí)現(xiàn)同步。實(shí)驗(yàn)證明，通過(guò)FPGA和DDS+PLL相結(jié)合，該跳頻信號(hào)源設(shè)計(jì)原理正確，輸出的跳頻信號(hào)穩(wěn)定、頻率分辨率高、頻率切換速度快、輸出頻率高，可在45.5MHz范圍內(nèi)實(shí)現(xiàn)全頻段跳頻。