MRAM如何在嵌入式存儲器建立橋頭堡？

嵌入式存儲器是邏輯工藝中不可或缺的一環(huán)，過去卻往往讓人忽略。但是邏輯工藝推進日益艱辛，嵌入式存儲器工藝推進的難處全浮上臺面。主要是存儲器與主要的CMOS工藝差距甚大，而單獨(stand alone)的存儲器與嵌入式存儲器的工藝又不盡相同，無可借力，因此發(fā)展額外吃力。

但是正因為嵌入式存儲器發(fā)展遲緩，它在芯片上面積的占比越來越高，引起注意。先是eFlash，eFlash當然是NOR Flash，是微處理器、微控制器中通常用來儲存程序碼的地方。到了40nm/28nm，有些應用中eFlash面積可能占芯片面積的30%，快要反客為主了。而20nm以下，eFlash的微縮更加困難－事實上，獨立的NOR Flash現(xiàn)在最先進工藝也不過45nm。兼之工藝復雜，eFlash工藝要于原本邏輯工藝上外加9~12道光罩，寫入速度緩慢，又不耐久，需要替代工藝。

大部分代工廠在28nm這一技術節(jié)點，普遍都提出eMRAM此一菜單。eMRAM的工藝和MRAM相似，加在邏輯工藝中只需額外3道光罩，面積大概在50平方特征尺寸(feature size)，速度快又耐用，資料存留10年，替代的理所當然。

eDRAM在40nm以下原來已被放棄，但在「全空乏絕緣上覆矽」(Fully Depleted Silicon On Insulator；FD-SOI)技術出來后似有復起之勢，用來替代邏輯線路中部分的SRAM，降低面積和功耗。但是獨立DRAM工藝推進已十分吃力，至十幾nm已經(jīng)非常艱困，而它的電容器因底面積縮小必須堆高以維持一定電容，這個與周遭的邏輯工藝格格不入，MRAM此時又出來救援。

MRAM的刻板印象是永久存儲器，但是若愿意降低其資料存留時間，則其寫入時間可以加快、寫入電流降低，這就活生像DRAM了。事實上，在eMRAM的寫入速度降到如DRAM的10ns時，其資料存留時間還有將近1天，也就是說eMRAM不必像DRAM時時需要資料更新(refresh)，因此同時節(jié)省大量更新電流所造成的功耗。5~7nm的世代，以eMRAM來做為中央處理器的L3高速緩存(cache)已經(jīng)近乎定案。

SRAM的問題最棘手。目前有些SoC中的SRAM已占芯片面積50%以上，而且情況持續(xù)惡化之中。16nm FINFET工藝中SRAM的單元面積約為275平方特征尺寸，預計到3nm時單元面積成長至約為675平方特征尺寸，在芯片面積中的占比會更高。這里面有一部分的問題因為以eMRAM來做為L3高速緩存得到緩解，但是eMRAM的寫入速度能不能再高？寫入電流能不能再降？這是eMRAM能不能邁向取代L2高速緩存的關鍵。這個問題，我持審慎樂觀的態(tài)度。