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FPGA調(diào)試存在哪些不可避免的問題

YCqV_FPGA_EETre ? 來源:未知 ? 作者:王淳 ? 2018-09-19 09:27 ? 次閱讀

FPGA調(diào)試時(shí)硬件設(shè)計(jì)中及其重要的一步,本文就在FPGA調(diào)試過程中存在3種常見的誤解,進(jìn)行一些討論:

誤解#1:調(diào)試工作的存在, 是因?yàn)?a target="_blank">工程師不夠稱職。

誤解#2:單一處理方法應(yīng)解決所有調(diào)試問題。

誤解#3:FPGA調(diào)試硬件總是“浪費(fèi)”資源。

首先針對誤解#1,調(diào)試工作是設(shè)計(jì)過程的一部分

可以很負(fù)責(zé)的說:即使是最好的工程師也需要進(jìn)行調(diào)試驗(yàn)證工作。

如果“Debugging”這個(gè)個(gè)詞會(huì)讓你覺得厭煩的話,我們可以換一種說法“功能驗(yàn)證”、“功能測試”、性能檢測”等。目前雖然可以通過工程師改進(jìn)技術(shù)、實(shí)現(xiàn)方法、以及憑借自身經(jīng)驗(yàn)和能力解決驗(yàn)證過程中出現(xiàn)的大多數(shù)問題。但仍然取代不了驗(yàn)證設(shè)計(jì)在工程設(shè)計(jì)中的核心地位。在工程設(shè)計(jì)中調(diào)試工作往往會(huì)帶來一定程度的復(fù)雜性,這使得調(diào)試工作已經(jīng)成為電子系統(tǒng)設(shè)計(jì)中一個(gè)極其復(fù)雜的任務(wù)過程。

其次針對誤解#2,單一處理方法無法解決所有調(diào)試問題

調(diào)試工作涉及多種技術(shù)、工具,而工程師關(guān)鍵工作在于選擇正確的技術(shù)以更有效地實(shí)現(xiàn)目標(biāo)。

工程師常常抱怨硬件驗(yàn)證不能提供類如同仿真一般的可視化。但是我相信此問題的關(guān)鍵在于傳統(tǒng)嵌入式LA (ILA) 受限于存儲(chǔ)容量的大小,無法可視化足夠多的調(diào)試信息。如采用合適的調(diào)試工具,則可實(shí)現(xiàn)理想的可視化效果。如下圖可Exostiv實(shí)現(xiàn)大容量調(diào)試數(shù)據(jù)追蹤,實(shí)現(xiàn)理想的可視化調(diào)試。

高達(dá)8GB的外部存儲(chǔ)器,從而提供比現(xiàn)有嵌入式儀器解決方案大100.000倍的總跟蹤容量

EXOSTIV超過1小時(shí)以突發(fā)方式捕獲8GB數(shù)據(jù)

最后針對誤解#3,調(diào)試不可能“憑空”進(jìn)行,合理的調(diào)試工作是 “浪費(fèi)” 節(jié)省資源。如何選擇調(diào)試方案,才是“浪費(fèi)”與否的關(guān)鍵

在調(diào)試中我們通常需要預(yù)留一部分“資源”。比如眾所周知,調(diào)試工作需要預(yù)留硬件資源:如I/Os, logic and memory等FPGA資源;如連接器或者用于數(shù)據(jù)收集并保證信號完整性的某些PCB資源。

除此之位以項(xiàng)目的角度來分析,調(diào)試工作同樣需要“工程資源”——通常是工程團(tuán)隊(duì)用于查找所選調(diào)試策略的錯(cuò)誤所花費(fèi)的時(shí)間。

綜上情況都會(huì)使我們的項(xiàng)目預(yù)算產(chǎn)生額外的成本開銷

  • PCB上用于調(diào)試的額外硬件成本;

  • 邏輯分析儀或示波器的成本;

  • 實(shí)施特定調(diào)試策略的工程小時(shí)成本。

如何平衡成本開銷(硬件資源和工程資源),則成為選擇何種調(diào)試方案的重中之重。

針對受調(diào)試工作困擾的FPGA工程師們,新的調(diào)試方案來了?。?!FPGA調(diào)試?yán)鳌狤XOSTIV

EXOSTIV?是一款面向FPGA開發(fā)的創(chuàng)新調(diào)試解決方案。他提供了遠(yuǎn)超JTAG調(diào)試工具的采樣數(shù)據(jù)存儲(chǔ)深度,卻只使用遠(yuǎn)比邏輯分析儀少的IO資源。它對FPGA邏輯資源使用影響很小,并且能夠進(jìn)行TB級波形數(shù)據(jù)的分析,可大大縮短FPGA開發(fā)的調(diào)試周期。EXOSTIV支持全系列Xilinx All Programmable器件,支持Intel Stratix 10、Arria 10、Cyclone 10系列器件的調(diào)試。

EXOSTIV具有以下特色:

  • 采用FPGA的串行收發(fā)器將捕獲到的數(shù)據(jù)流放到一個(gè)外部存儲(chǔ)器,并提供高達(dá)8GB的存儲(chǔ)空間

  • 最高支持32768個(gè)內(nèi)部信號的連續(xù)重復(fù)捕獲,可在FPGA運(yùn)行速度下同時(shí)捕獲數(shù)據(jù)

  • Exostiv IP提供動(dòng)態(tài)多路復(fù)用控制器,可添加盡量多的捕獲信號,以減少重新編譯FPGA的次數(shù)

  • 使用MYRIAD波形分析軟件,為該行業(yè)第一款支持TB級數(shù)字/模擬波形數(shù)據(jù)的快速分析工具

  • 數(shù)據(jù)集采樣的動(dòng)態(tài)開關(guān)控制,充分利用收發(fā)器帶寬用于更深層次的捕獲

  • 高達(dá)4x12.5Gbps的數(shù)據(jù)傳輸帶寬,支持通過SFP/SFP+/QSFP/QSFP+/HDMI/FMC接口與FPGA板卡連接

Exostiv 的主營業(yè)務(wù):

Exostiv Labs是Byte Paradigm sprl的一個(gè)部門,主要提供FPGA調(diào)試創(chuàng)新解決方案。

依元素科技的服務(wù)

依元素科技是 Xilinx官方授權(quán)培訓(xùn)合作伙伴,我們除了在本地為您提供Exostiv的高性能FPGA調(diào)試工具與技術(shù)支持,我們還有全球最新的Xilinx 官方培訓(xùn)課程服務(wù)供您選擇,能夠?yàn)槟捻?xiàng)目提供全方位的支持,縮短您的項(xiàng)目開發(fā)周期。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴

原文標(biāo)題:FPGA調(diào)試的那些事.....

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