臺(tái)積電宣布了有關(guān)極紫外光刻(EUV)技術(shù)的兩項(xiàng)重磅突破

近日，全球第一大晶圓代工廠臺(tái)積電宣布了有關(guān)極紫外光刻(EUV)技術(shù)的兩項(xiàng)重磅突破，一是首次使用7nm EUV工藝完成了客戶芯片的流片工作，二是5nm工藝將在2019年4月開始試產(chǎn)。

今年4月開始，臺(tái)積電第一代7nm工藝(CLN7FF/N7)投入量產(chǎn)，蘋果A12、華為麒麟980、高通“驍龍855”、AMD下代銳龍/霄龍等處理器都正在或?qū)?huì)使用它制造，但仍在使用傳統(tǒng)的深紫外光刻(DUV)技術(shù)。

而接下來的第二代7nm工藝(CLNFF+/N7+)，臺(tái)積電將首次應(yīng)用EUV，不過僅限四個(gè)非關(guān)鍵層，以降低風(fēng)險(xiǎn)、加速投產(chǎn)，也借此熟練掌握ASML的新式光刻機(jī)Twinscan NXE。

7nm EVU相比于7nm DUV的具體改進(jìn)公布得還不多，臺(tái)積電只說能將晶體管密度提升20％，同等頻率下功耗可降低6-12％。

如今在7nm EUV工藝上成功完成流片，證明了新工藝新技術(shù)的可靠和成熟，為后續(xù)量產(chǎn)打下了堅(jiān)實(shí)基礎(chǔ)。

臺(tái)積電沒有透露這次流片成功的芯片來自哪家客戶，但是想想各家和臺(tái)積電的合作關(guān)系，其實(shí)不難猜測。

7nm之后，臺(tái)積電下一站將是5nm(CLN5FF/N5)，將在多達(dá)14個(gè)層上應(yīng)用EUV，首次全面普及，號(hào)稱可比初代7nm工藝晶體管密度提升80％從而將芯片面積縮小45％，還可以同功耗頻率提升15％，同頻功耗降低20％。

2019年4月，臺(tái)積電的5nm EUV工藝將開始風(fēng)險(xiǎn)性試產(chǎn)，量產(chǎn)則有望在2020年第二季度開始，正好滿足后年底各家旗艦新平臺(tái)。

臺(tái)積電5nm工藝的EDA設(shè)計(jì)工具將在今年11月提供，因此部分客戶應(yīng)該已經(jīng)開始基于新工藝開發(fā)芯片了。

隨著半導(dǎo)體工藝的急劇復(fù)雜化，不僅開發(fā)量產(chǎn)新工藝的成本大幅增加，開發(fā)相應(yīng)芯片也越來越費(fèi)錢，目前估計(jì)平均得花費(fèi)1.5億美元，5nm時(shí)代可能要2-2.5億美元。

反觀 Intel，剛發(fā)布的秋季桌面平臺(tái)仍然都是14nm，而拖延已久的10nm要到明年才能量產(chǎn)，7nm則是遙遙無期，5nm就更別提了。