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深度解析ug1292建立時間違例分析流程

電子工程師 ? 來源:未知 ? 作者:李倩 ? 2018-10-19 10:32 ? 次閱讀

通常,我們優(yōu)先解決建立時間違例。Setup slack與邏輯延遲、布線延遲、時鐘歪斜和時鐘不確定性有關(guān)。因此,首先要明確這幾個因素中哪個因素對建立時間違例起關(guān)鍵作用。具體的衡量標準可由如下幾個數(shù)值確定。這也是ug1292第三頁的主題。

ug1292第三頁也給出了建立時間違例分析流程,如下圖所示。當邏輯延遲占比超過50%時,要著重降低邏輯延遲;當布線延遲占比超過50%時,要把焦點放在布線延遲上;同時,也要關(guān)注一下時鐘歪斜和時鐘不確定性。當時鐘歪斜小于-0.5ns或時鐘不確定性大于0.1ns時,兩者將成為時鐘違例的主要“貢獻者”。

圖片來源, page 3, ug1292

上述四個數(shù)值,無論是在timing report(通過report_timing_summary生成)還是design analysis report(通過report_design_analysis生成)中都有所體現(xiàn)。以timingreport為例,如下圖所示,可清晰地顯示上述四個數(shù)值。

圖片來源, page 3, ug1292

注:上述數(shù)據(jù)只針對UltraScale系列芯片。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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原文標題:深度解析ug1292(3)

文章出處:【微信號:Lauren_FPGA,微信公眾號:FPGA技術(shù)驛站】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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