題目：數(shù)制轉(zhuǎn)換

R進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)：按權(quán)展開(kāi)，相加

十進(jìn)制數(shù)轉(zhuǎn)化為R進(jìn)制數(shù)：整數(shù)部分，除R取余法，除到商為0為止。小數(shù)部分，乘R取整法，乘到積為0為止。

二進(jìn)制數(shù)轉(zhuǎn)化八進(jìn)制數(shù)：三位一組，整數(shù)部分左邊補(bǔ)0，小數(shù)部分右邊補(bǔ)0。反之亦然。

二進(jìn)制數(shù)轉(zhuǎn)化十六進(jìn)制數(shù)：四位一組，整數(shù)部分左邊補(bǔ)0，小數(shù)部分右邊補(bǔ)0。反之亦然。

題目：邏輯函數(shù)及其化簡(jiǎn)

公式法

卡諾圖法

題目：什么是冒險(xiǎn)和競(jìng)爭(zhēng)，如何消除？

下面這個(gè)電路，使用了兩個(gè)邏輯門，一個(gè)非門和一個(gè)與門，本來(lái)在理想情況下F的輸出應(yīng)該是一直穩(wěn)定的0輸出，但是實(shí)際上每個(gè)門電路從輸入到輸出是一定會(huì)有時(shí)間延遲的，這個(gè)時(shí)間通常叫做電路的開(kāi)關(guān)延遲。而且制作工藝、門的種類甚至制造時(shí)微小的工藝偏差，都會(huì)引起這個(gè)開(kāi)關(guān)延遲時(shí)間的變化。

實(shí)際上如果算上邏輯門的延遲的話，那么F最后就會(huì)產(chǎn)生毛刺。信號(hào)由于經(jīng)由不同路徑傳輸達(dá)到某一匯合點(diǎn)的時(shí)間有先有后的現(xiàn)象，就稱之為競(jìng)爭(zhēng)，由于競(jìng)爭(zhēng)現(xiàn)象所引起的電路輸出發(fā)生瞬間錯(cuò)誤的現(xiàn)象，就稱之為冒險(xiǎn)，FPGA設(shè)計(jì)中最簡(jiǎn)單的避免方法是盡量使用時(shí)序邏輯同步輸入輸出。

1. 加濾波電容，消除毛刺的影響

2. 加選通信號(hào)，避開(kāi)毛刺

3. 增加冗余項(xiàng)，消除邏輯冒險(xiǎn)。

題目：用與非門等設(shè)計(jì)一個(gè)全加法器

題目：MOS邏輯門

與非門：上并下串（上為PMOS，下為NMOS）

或非門：上串下并（上為PMOS，下為NMOS）

反相器（上為PMOS，下為NMOS）

練習(xí)：畫出Y = A·B + C的CMOS電路圖

Y = (A·B + C)” = ((A·B)’·C’)’，一個(gè)反相器，兩個(gè)而輸入與非門。

題目：用D觸發(fā)器帶同步高置數(shù)和異步高復(fù)位端的二分頻的電路，畫出邏輯電路，Verilog描述。

1 reg   Q;2 always @(posedge clk or posedge rst)begin3 if(rst == 1'b1)4     Q <= 1'b0;5 else if(set == 1'b1)6     Q <= 1'b1;7 else8     Q <= ~Q;9 end

題目：ASIC中低功耗的設(shè)計(jì)方法和思路（不適用于FPGA）

1. 合理規(guī)劃芯片的工作模式，通過(guò)功耗管理模塊控制芯片各模塊的Clock，Reset起到控制功耗的目的。

2. 門控時(shí)鐘（Clockgateing）：有效降低動(dòng)態(tài)功耗

3. 多電壓供電：通過(guò)控制模塊的電壓來(lái)降低功耗

4. 多閾值電壓