如何管控你的電源阻抗

關(guān)于傳輸線的阻抗控制，很多老司機(jī)其實都已經(jīng)玩的比較溜了。下面來欣賞一下。

他們的阻抗設(shè)計：

他們實測的阻抗：

高速板玩的就是阻抗，誰的阻抗玩的好，誰的高速板就玩的溜。什么傳輸線的阻抗，射頻阻抗，過孔的阻抗，阻容器件的阻抗，高速連接器的阻抗......來，接著看。

傳輸線的阻抗控制

射頻信號的阻抗控制

過孔的阻抗控制

阻容器件的阻抗控制

高速連接器的阻抗控制

那電源的阻抗你有沒有聽說過？電源要不要控制阻抗?答案是肯定的。下圖是一個簡易的電源系統(tǒng)。

從AB兩點向左看過去，穩(wěn)壓電源以及電容退耦系統(tǒng)一起，可以看成一個復(fù)合的電源系統(tǒng)。這個電源系統(tǒng)的特點是：不論AB兩點間負(fù)載瞬態(tài)電流如何變化，都能保證AB兩點間的電壓保持穩(wěn)定，即AB兩點間電壓變化很小。

我們可以用一個等效電源模型表示上面這個復(fù)合的電源系統(tǒng)。

對于這個電路可寫出如下等式：

我們對這個電源系統(tǒng)的最終設(shè)計目標(biāo)是，不論AB兩點間負(fù)載瞬態(tài)電流如何變化，都要保持AB兩點間電壓變化范圍很小，這個要求等效于電源系統(tǒng)的阻抗Z要足夠低。阻抗Z值該如何確定？這就涉及到電源的著名的目標(biāo)阻抗。

電源系統(tǒng)分配網(wǎng)絡(luò)的設(shè)計要求在需要去耦的頻帶范圍內(nèi)能夠滿足目標(biāo)阻抗，以便輸出穩(wěn)定的電壓。在IC端放置去相電容連接在電源和地平面之間來降低PDN的阻抗。根據(jù)系統(tǒng)需求設(shè)計PDN的目標(biāo)阻抗，其表達(dá)式為：

其中:為要進(jìn)行去耦的電源電壓等級，常見的有5V、3.3V、1.8V、1.26V、1.2V等。Ripple為允許的電壓波動，典型值為5%。

?I為負(fù)載芯片的最大瞬態(tài)電流變化量。該定義可解釋為：能滿足負(fù)載最大瞬態(tài)電流供應(yīng)，且電壓變化不超過最大容許波動范圍的情況下，電源系統(tǒng)自身阻抗的最大值。超過這一阻抗值，電源波動將超過容許范圍。

舉例：DDR4的電壓為1.2V，帶4片DDR4總的最大電流為2A。那允許的電壓波動=1.2V*0.05=0.06V，負(fù)載最大瞬態(tài)電流供應(yīng)為2A，DDR4電源系統(tǒng)所允許的最大阻抗值應(yīng)該為0.06/2A=30mohm。

對目標(biāo)阻抗有兩點需要說明：1目標(biāo)阻抗是電源系統(tǒng)的瞬態(tài)阻抗，是對快速變化的電流表現(xiàn)出來的一種阻抗特性。2目標(biāo)阻抗和一定寬度的頻段有關(guān)。在感興趣的整個頻率范圍內(nèi)，電源阻抗都不能超過這個值。阻抗是電阻、電感和電容共同作用的結(jié)果，因此必然與頻率有關(guān)。相同條件下的電源系統(tǒng)，頻率越大，阻抗越大。

最終的電源系統(tǒng)的阻抗在不在目標(biāo)阻抗之內(nèi)，只有通過仿真確定。

上圖很明顯可以看到，在頻率大于10MHz時，電源阻抗已經(jīng)超過了目標(biāo)阻抗，這個時候需要對應(yīng)電源系統(tǒng)進(jìn)行優(yōu)化：

1.優(yōu)化電源平面

2.優(yōu)化電容位置

3.優(yōu)化電容的安裝方式

4.優(yōu)化電容種類，型號和數(shù)目

5.優(yōu)化層疊結(jié)構(gòu)