過(guò)大的Clock Skew也可能導(dǎo)致時(shí)序違例,尤其是其數(shù)值超過(guò)0.5ns時(shí)。如下三個(gè)命令生成的報(bào)告中均可顯示Clock Skew的具體數(shù)值。
report_design_analysis
report_timing_summary
report_timing
降低Clock Skew可采用如下流程操作。
圖片來(lái)源: page 8, ug1292
1
異步跨時(shí)鐘域路徑是否被安全合理地約束
時(shí)鐘關(guān)系有兩種:同步時(shí)鐘和異步時(shí)鐘。如果發(fā)送時(shí)鐘和接收時(shí)鐘是同源的,例如來(lái)自于同一個(gè)MMCM,則認(rèn)為二者是同步時(shí)鐘,否則就按異步時(shí)鐘處理。對(duì)于異步跨時(shí)鐘域路徑,可采用如下三者之一進(jìn)行約束:
set_clock_groups
set_false_path
set_max_delay -datapath_only
2
發(fā)送時(shí)鐘和接收時(shí)鐘的時(shí)鐘樹(shù)結(jié)構(gòu)是否平衡
時(shí)鐘樹(shù)結(jié)構(gòu)其實(shí)就是時(shí)鐘的拓?fù)浣Y(jié)構(gòu)。從發(fā)送時(shí)鐘和接收時(shí)鐘的角度看,平衡的時(shí)鐘樹(shù)結(jié)構(gòu)是指二者“走過(guò)相同或等效的路徑”。如下圖所示,發(fā)送時(shí)鐘和接收時(shí)鐘來(lái)自級(jí)聯(lián)的BUFG的不同位置上,這就是典型的不平衡時(shí)鐘樹(shù)。在設(shè)計(jì)中要避免這種情形。通過(guò)Tcl命令report_methodology可檢查出設(shè)計(jì)中級(jí)聯(lián)的BUFG。
<不推薦>
同時(shí),還要利用好BUFG_GT和BUFGCE_DIV,兩者均可實(shí)現(xiàn)簡(jiǎn)單地分頻。如下圖所示,利用BUFG_GT實(shí)現(xiàn)二分頻,從而節(jié)省了MMCM。
此外,還要保持時(shí)鐘路徑“干凈”,即不能在時(shí)鐘路徑上存在組合邏輯。在時(shí)序報(bào)告中,點(diǎn)擊如下圖標(biāo)記的按鈕,按下F4,在顯示時(shí)序路徑的同時(shí)也會(huì)顯示該路徑的時(shí)鐘拓?fù)浣Y(jié)構(gòu)。
3
檢查Clock Skew是否小于0.5ns
CLOCK_DELAY_GROUP可有效改善同步跨時(shí)鐘域路徑的Clock Skew,因此,Xilinx建議對(duì)于關(guān)鍵的同步跨時(shí)鐘域路徑,可通過(guò)設(shè)置該屬性降低Clock Skew,即使發(fā)送時(shí)鐘和接收時(shí)鐘具有相同的CLOCK_ROOT值。CLOCK_DELAY_GROUP的具體使用方法如下圖所示,其中clk1_net和clk2_net是Clock Buffer的輸出端連接的net。但是,避免過(guò)多使用該屬性,否則會(huì)適得其反。
4
時(shí)鐘是否同時(shí)驅(qū)動(dòng)I/O和Slice中的邏輯資源
如果時(shí)鐘同時(shí)驅(qū)動(dòng)I/O和Slice中的邏輯資源,且負(fù)載小于2000時(shí),可通過(guò)CLOCK_LOW_FANOUT屬性對(duì)相應(yīng)的時(shí)鐘net進(jìn)行設(shè)置,最終可使工具將該時(shí)鐘驅(qū)動(dòng)的所有負(fù)載放置在同一個(gè)時(shí)鐘域內(nèi)。通過(guò)命令report_clock_utilization生成的報(bào)告可查看每個(gè)時(shí)鐘的負(fù)載,如下圖所示。
CLOCK_LOW_FANOUT的具體使用方法如下圖所示。
5
檢查數(shù)據(jù)路徑是否穿越SLR或I/O Column如果時(shí)鐘負(fù)載較小且穿越SLR或I/O Column時(shí),可通過(guò)Pblock實(shí)施位置約束,將負(fù)載限定在一定區(qū)域內(nèi),例如在一個(gè)SLR內(nèi),以避免穿越一些特殊列,例如I/O Column。相反地,如果數(shù)據(jù)路徑并未穿越SLR或I/O Column,可嘗試對(duì)相應(yīng)的MMCM或PLL做位置約束,使其位于這些負(fù)載的中央。
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