1. FPGA學(xué)習(xí)經(jīng)歷
階段一:當(dāng)我們剛開始學(xué)習(xí)FPGA時,一定會問到一個問題:學(xué)習(xí)Verilog還是VHDL?
階段二:等我們學(xué)習(xí)FPGA到一定程度時參加面試時,面試者也會同樣問你一個問題:你以前用Verilog還是VHDL開發(fā)?
階段三:你已經(jīng)習(xí)慣某種語言,也發(fā)現(xiàn)語言不是學(xué)習(xí)FPGA時需要區(qū)分的問題,它僅僅是硬件描述語言而已??墒牵?dāng)你發(fā)現(xiàn)一份和你使用語言不同的代碼作為參考時,你又開始想:我以后的工作是不是要二種語言都會,這樣工作才會得心應(yīng)手?
階段四:已經(jīng)很少人用硬件描述語言了,都用C語言等高級語言開發(fā)了?
.....................
當(dāng)然階段四純屬個人的對未來的推測,但是,近年來,F(xiàn)PGA也高速發(fā)展,明顯有當(dāng)年匯編語言開發(fā)到C高級語言開發(fā)的趨勢,我們是不是應(yīng)該不局限于只學(xué)習(xí)FPGA,而要學(xué)習(xí)下嵌入式知識,特別是Xilin最新推出的ZYNQ就是最好的切入點,集ARM和FPGA開發(fā)與一體。但是,做FPGA的人很難入門嵌入式ARM/Linux,而做ARM/Linux的也很難入門FPGA,對于集ARM和FPGA開發(fā)一體的ZYNQ,更是入門難,很多公司都要多個人開發(fā)ZYNQ,但未來的趨勢肯定是FPGA2嵌入式,這也是本人開公眾號的目的。
言歸正傳,本節(jié)內(nèi)容要說的是,對于我們做FPGA開發(fā)人員來說,如何快速在Verilog和VHDL之間互轉(zhuǎn),加快開發(fā)產(chǎn)品的進度,而不是因為只懂某一種語言而局限了自己的開發(fā)。
2. Verilog和VHDL之間如何互轉(zhuǎn)
個人目前總結(jié)的有2種方法推薦給大家:
2.1 使用EDA軟件自帶的語言模板
在這里,以Vivado為例,打開它里面的語言模板后,可以對比查看Verilog和VHDL之間的差異,如下圖:
也可以搜索關(guān)鍵字,查看對應(yīng)的語言模板,如下圖,查看always和process時對應(yīng)的語言模板:
2.2 使用XHDL軟件完成Verilog與VHDL之間的轉(zhuǎn)換
另外,我們可以使用XHDL軟件來完成互相轉(zhuǎn)換。雖然它有一定的局限性,但還是足夠我們用。需要注意的是:語言代碼之間轉(zhuǎn)換時,要求代碼無語法錯誤,注釋為英文,不能為中文,否則就會互轉(zhuǎn)失敗。
XHDL軟件界面
XHDL測試文件(Verilog)
XHDL軟件運行完成后
XHDL生成的目標(biāo)文件(VHDL)
上面大致說明了XHDL的功能,但它也有一些限制,大家可以到網(wǎng)上下載后詳細(xì)適用,如果找不到源文件,可以私信我傳一份給你。
3. 總結(jié)
XHDL畢竟只是一個工具,能幫我們的有限,無法幫我們把所有的代碼一鍵互轉(zhuǎn),還是需要我們增強自己的基本理論,記住FPGA編程中和嵌入式語言開發(fā)不同的思維方式:即一切皆硬件的思維方式。
-
Verilog
+關(guān)注
關(guān)注
28文章
1333瀏覽量
109749 -
C語言
+關(guān)注
關(guān)注
180文章
7575瀏覽量
134483 -
vhdl
+關(guān)注
關(guān)注
30文章
816瀏覽量
127966
原文標(biāo)題:Verilog與VHDL之間互轉(zhuǎn)工具(XHDL)推薦
文章出處:【微信號:FPGAer_Club,微信公眾號:FPGAer俱樂部】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。
發(fā)布評論請先 登錄
相關(guān)推薦
評論