降低Clock Uncertainty流程

Clock Uncertainty跟圖1所示的幾個因素有關。當時序違例路徑的Clock Uncertainty超過0.1ns時，應引起關注。這一數(shù)值可在時序報告中查找到，如圖2所示，如果需要降低Clock Uncertainty，可采用如圖3所示的流程。

圖1 Clock Uncertainty相關因素

圖2 Timing Report中查看Clock Uncertainty

圖3 降低Clock Uncertainty的操作流程

01

同步時鐘是否由兩個并行的MMCM或PLL生成

在UltraScale和UltraScale Plus系列芯片中，BUFGCE_DIV可提供分頻功能。如圖4所示，如果需要通過MMCM生成兩個時鐘，其頻率分別為300MHz和600MHz。此時，可利用BUFGCE_DIV的分頻功能，同時可對這兩個時鐘設置CLOCK_DELAY_GROUP屬性，從而降低Clock Uncertainty。

圖4 利用BUFGCE_DIV生成分頻時鐘

02

生成時鐘其Discrete Jitter>0.05ns?

Discrete Jitter是由MMCM/PLL引入的，其具體數(shù)值可通過點擊圖2中Clock Uncertainty的數(shù)值查看，如圖5所示。通常，VCO的頻率越高，引入的DiscreteJitter會越小。因此，可通過手工調整VCO的頻率（在ClockingWizard中修改M和D兩個參數(shù)）達到降低Discrete Jitter的目的。此外，如果可以的話，用PLL替代MMCM。相比于MMCM，PLL引入的Jitter會小一些。

圖5 查看Discrete Jitter具體數(shù)值

03

同步跨時鐘域路徑是否超過1000條

過多的同步跨時鐘域路徑會對時序收斂帶來一定的挑戰(zhàn)，尤其是時鐘頻率比較高時，例如頻率為500MHz。此時要檢查這些路徑。

（1）能否對這些路徑設置多周期路徑約束

（2）在Latency允許的情況下，通過FIFO或XPM_CDC處理跨時鐘域路徑