如何避免高頻干擾？差分布線是什么？PCB設計的15個問題解答

1、在PCB板上線寬及過孔的大小與所通過的電流大小的關(guān)系是怎樣的？

答：一般的PCB的銅箔厚度為1盎司，約1.4mil的話，大致1mil線寬允許的最大電流為1A。過孔比較復雜，除了與過孔焊盤大小有關(guān)外，還與加工過程中電鍍后孔壁沉銅厚度有關(guān)。

2、PCB與PCB的連接，通?？拷硬邋兘鸹蜚y的“手指”實現(xiàn)，如果“手指”與插座間接觸不良怎么辦？

答：如果是清潔問題，可用專用的電器觸點清潔劑清洗，或用寫字用的橡皮擦清潔PCB。還要考慮1、金手指是否太薄，焊盤是否和插座不吻合；2、插座是否進了松香水或雜質(zhì)；3、插座的質(zhì)量是否可靠。

3、在PROTEL中如何畫綁定IC？

答：具體講，在PCB中使用機械層畫邦定圖，IC襯底襯根據(jù)IC SPEC.決定接vccgndfloat，用機械層print bonding drawing即可。

4、PCB單層板手工布線時，跳線要如何表示？

答：跳線是PCB設計中特別的器件，只有兩個焊盤，距離可以定長的，也可以是可變長度的。手工布線時可根據(jù)需要添加。板上會有直連線表示，料單中也會出現(xiàn)。

5、如果只是在主板上貼有四片DDRmemory，要求時鐘能達到150Mhz，在布線方面有什么具體要求?

答：150Mhz的時鐘布線，要求盡量減小傳輸線長度，降低傳輸線對信號的影響。如果還不能滿足要求，仿真一下，看看匹配、拓撲、阻抗控制等策略是有效。

6、在做pcb板的時候，為了減小干擾，地線是否應該構(gòu)成閉和形式？

答：在做PCB板的時候，一般來講都要減小回路面積，以便減少干擾，布地線的時候，也不 應布成閉合形式，而是布成樹枝狀較好，還有就是要盡可能增大地的面積。

7、如果仿真器用一個電源，pcb板用一個電源，這兩個電源的地是否應該連在一起？

答：如果可以采用分離電源當然較好，因為如此電源間不易產(chǎn)生干擾，但大部分設備是有具體要求的。既然仿真器和PCB板用的是兩個電源，按我的想法是不該將其共地的。

8、Mentor的PCB設計軟件對差分線隊的處理又如何？

答：Mentor軟件在定義好差分對屬性后，兩根差分對可以一起走線，嚴格保證差分對線寬，間距和長度差，遇到障礙可以自動分開，在換層時可以選擇過孔方式。

9、何謂差分布線？

答：差分信號，有些也稱差動信號，用兩根完全一樣，極性相反的信號傳輸一路數(shù)據(jù)，依*兩根信號電平差進行判決。為了保證兩根信號完全一致，在布線時要保持并行，線寬、線間距保持不變。

10、怎樣調(diào)整走線的拓撲架構(gòu)來提高信號的完整性？

答：這種網(wǎng)絡信號方向比較復雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。

11、差分信號線中間可否加地線？

答：差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

12、在高速設計中，如何解決信號的完整性問題？

答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是*端接(termination)與調(diào)整走線的拓樸。

13、如何避免高頻干擾？

答：避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡?a href="http://ttokpm.com/analog/" target="_blank">模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。

14、對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。

15、差分信號線中間可否加地線？

答：差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。