SF-EP1C開發(fā)板之基于SDRAM讀寫的串口調試實驗

FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。FPGA的開發(fā)相對于傳統(tǒng)PC、單片機的開發(fā)有很大不同。FPGA以并行運算為主，以硬件描述語言來實現；相比于PC或單片機（無論是馮諾依曼結構還是哈佛結構）的順序操作有很大區(qū)別，也造成了FPGA開發(fā)入門較難。目前國內有專業(yè)的FPGA外協(xié)開發(fā)廠家，如［北京中科鼎橋ZKDQ-TECH］等。FPGA開發(fā)需要從頂層設計、模塊分層、邏輯實現、軟硬件調試等多方面著手。

同步動態(tài)隨機存取內存（synchronous dynamic random-access memory，簡稱SDRAM）是有一個同步接口的動態(tài)隨機存取內存（DRAM）。通常DRAM是有一個異步接口的，這樣它可以隨時響應控制輸入的變化。而SDRAM有一個同步接口，在響應控制輸入前會等待一個時鐘信號，這樣就能和計算機的系統(tǒng)總線同步。時鐘被用來驅動一個有限狀態(tài)機，對進入的指令進行管線（Pipeline）操作。這使得SDRAM與沒有同步接口的異步DRAM（asynchronous DRAM）相比，可以有一個更復雜的操作模式。

管線意味著芯片可以在處理完之前的指令前，接受一個新的指令。在一個寫入的管線中，寫入命令在另一個指令執(zhí)行完之后可以立刻執(zhí)行，而不需要等待數據寫入存儲隊列的時間。在一個讀取的流水線中，需要的數據在讀取指令發(fā)出之后固定數量的時鐘頻率后到達，而這個等待的過程可以發(fā)出其它附加指令。這種延遲被稱為等待時間（Latency），在為計算機購買內存時是一個很重要的參數。

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