如何選擇適合應(yīng)用設(shè)計(jì)的ADC架構(gòu)

簡(jiǎn)介

考慮到目前市場(chǎng)上數(shù)以千計(jì)的轉(zhuǎn)換器，為特定應(yīng)用選擇合適的ADC似乎是一項(xiàng)艱巨的任務(wù)。直接的方法是直接進(jìn)入選擇指南和參數(shù)搜索引擎，例如ADI公司網(wǎng)站上提供的那些。輸入采樣率，分辨率，電源電壓和其他重要屬性，單擊“查找”按鈕，并希望獲得最佳效果。但這通常是不夠的。如何處理多種明顯的“最佳選擇”？有沒(méi)有辦法以更好的理解和更好的結(jié)果來(lái)完成任務(wù)？

如今大多數(shù)ADC應(yīng)用程序可分為四大類：（a）數(shù)據(jù)采集，（ b）精密工業(yè)測(cè)量，（c）語(yǔ)音頻帶和音頻，以及（d）“高速”（暗示采樣率大于約5 MSPS ）。這些應(yīng)用中很大一部分可以通過(guò)逐次逼近（SAR），sigma-delta（Σ-Δ）和流水線 ADC來(lái)填充?；玖私膺@三種最流行的ADC架構(gòu) - 以及它們與市場(chǎng)細(xì)分的關(guān)系 - 是選擇指南和搜索引擎的有用補(bǔ)充。

圖1中的分類顯示一般來(lái)說(shuō)，這些應(yīng)用程序段和相關(guān)的典型架構(gòu)如何與ADC分辨率（垂直軸）和采樣率（水平軸）相關(guān)。虛線表示2005年中期的大致現(xiàn)狀。即使各種體系結(jié)構(gòu)具有大量重疊的規(guī)范，應(yīng)用程序本身也是選擇所需特定體系結(jié)構(gòu)的關(guān)鍵。

用于數(shù)據(jù)采集的

逐次逼近 ADC

逐次逼近型ADC是迄今為止最常用的數(shù)據(jù)采集應(yīng)用架構(gòu)，尤其是當(dāng)多個(gè)通道需要輸入多路復(fù)用時(shí)。從20世紀(jì)70年代的模塊化和混合設(shè)備到現(xiàn)代的低功耗IC，逐次逼近型ADC一直是數(shù)據(jù)采集系統(tǒng)的主力。貝爾實(shí)驗(yàn)室于20世紀(jì)40年代首次將該架構(gòu)用于實(shí)驗(yàn)性脈沖編碼調(diào)制（PCM）系統(tǒng)。 Epsco的Bernard Gordon于1954年推出了第一款商用真空管SAR ADC - 一款功耗為500瓦的11位，50 kSPS ADC。

現(xiàn)代IC SAR ADC的分辨率為8位至18位，采樣率高達(dá)幾MHz。在撰寫(xiě)本文時(shí)，可用器件的最新性能是3 MSPS（AD7621）時(shí)的16位和2 MSPS（AD7641）下的18位。輸出數(shù)據(jù)通常通過(guò)標(biāo)準(zhǔn)串行接口（例如，I 2 C ?或SPI ?）提供，但某些設(shè)備可用于并行輸出（顯著增加了引腳數(shù)和封裝尺寸）。

基本的逐次逼近架構(gòu)如圖2所示。為了處理快速變化的信號(hào)，SAR ADC具有輸入采樣保持（SHA），以在轉(zhuǎn)換周期內(nèi)保持信號(hào)恒定。轉(zhuǎn)換從內(nèi)部 D / A轉(zhuǎn)換器（DAC）設(shè)置為中間電平開(kāi)始。比較器確定SHA輸出是大于還是小于DAC輸出，結(jié)果（轉(zhuǎn)換的最高有效位（MSB））存儲(chǔ)在逐次逼近寄存器中（SAR）為1或0.然后將DAC設(shè)置為1/4比例或3/4比例（取決于MSB的值），比較器決定第二位轉(zhuǎn)換。結(jié)果（1或0）存儲(chǔ)在寄存器中，并且過(guò)程繼續(xù)，直到確定了所有位值。在轉(zhuǎn)換過(guò)程結(jié)束時(shí)，斷言邏輯信號(hào)（EOC，DRDY，BUSY等）。實(shí)際上代表逐次逼近寄存器的首字母縮略詞 SAR - 控制轉(zhuǎn)換過(guò)程的邏輯塊 - 被普遍理解為整個(gè)架構(gòu)的縮寫(xiě)名稱。

典型SAR ADC的時(shí)序圖如圖3所示。所示功能通常存在于大多數(shù)SAR ADC中，但它們的精確標(biāo)簽可能因器件而異。請(qǐng)注意，在轉(zhuǎn)換時(shí)間結(jié)束時(shí)，可以獲得與該特定樣本相對(duì)應(yīng)的數(shù)據(jù)，沒(méi)有“流水線”延遲或“延遲”。這使得SAR ADC易于在單次觸發(fā)，突發(fā)模式和多路復(fù)用應(yīng)用中使用。

大多數(shù)現(xiàn)代IC SAR ADC的內(nèi)部轉(zhuǎn)換過(guò)程由高速時(shí)鐘（內(nèi)部或外部，取決于ADC）控制，不需要與CONVERT同步START輸入。

逐次逼近ADC轉(zhuǎn)換過(guò)程中使用的基本算法可以追溯到16世紀(jì)。它與有用的數(shù)學(xué)難題的解決方案有關(guān) - 通過(guò)最小的稱重操作序列確定未知重量（參考文獻(xiàn)1）。在這個(gè)問(wèn)題中，如上所述，目的是確定最小數(shù)量的重量，這些重量將用于使用平衡標(biāo)度從1磅到40磅重量的整數(shù)磅。數(shù)學(xué)家Tartaglia在1556年提出的一個(gè)解決方案是使用重量為1磅，2磅，4磅，8磅，16磅和32磅（或2 0 ，2）的二元系列 1 ，2 2 ，2 3 ，2 4 和2 5 ） 。所提出的稱重算法與現(xiàn)代逐次逼近型ADC中使用的算法相同。 （應(yīng)該注意的是，這個(gè)解決方案實(shí)際上會(huì)測(cè)量高達(dá)63磅（2 6 -1）的未知權(quán)重，而不是問(wèn)題中所述的40磅。*二進(jìn)制算法，使用平衡量表，如圖4所示，未知重量為45磅。

*請(qǐng)注意，如果允許三元（base-3：1,0，-1）邏輯，則可以通過(guò)四個(gè)步驟解決問(wèn)題，權(quán)重為1,3,9和在天平的兩側(cè)施加27磅。實(shí)際上，這些權(quán)重最大為40 lbs。

SAR ADC的整體精度和線性度主要由內(nèi)部DAC的特性決定。早期的精密SAR ADC，例如業(yè)界標(biāo)準(zhǔn)的AD574，使用帶有激光調(diào)整薄膜電阻的DAC，以實(shí)現(xiàn)所需的精度和線性度。然而，沉積和修整薄膜電阻的過(guò)程增加了成本，并且在器件受到包裝的機(jī)械應(yīng)力后，薄膜電阻值可能會(huì)受到影響。

由于這些原因，切換 - 電容器（或電荷再分配）DAC在較新的基于CMOS的SAR ADC中變得流行。開(kāi)關(guān)電容DAC的主要優(yōu)點(diǎn)是精度和線性度主要由高精度光刻法決定，它可以確定電容器極板面積，從而確定電容和匹配程度。此外，小電容可以與主電容并聯(lián)放置 - 在自動(dòng)校準(zhǔn)程序的控制下進(jìn)出 - 以實(shí)現(xiàn)高精度和線性，無(wú)需薄膜激光微調(diào)。由于電容器之間的溫度跟蹤可以優(yōu)于1 ppm / 8C，因此可以實(shí)現(xiàn)高度的溫度穩(wěn)定性。

CMOS是現(xiàn)代SAR ADC的首選工藝，也是模擬開(kāi)關(guān)的理想工藝。因此，輸入多路復(fù)用可以相對(duì)簡(jiǎn)單地添加到基本SAR ADC功能，從而允許在單個(gè)芯片上集成完整的數(shù)據(jù)采集系統(tǒng)。其他數(shù)字功能也很容易添加到基于SAR的ADC，因此多路復(fù)用器排序，自動(dòng)校準(zhǔn)電路等功能正在變得普遍。

圖5顯示了AD79x8系列1-MSPS的元件SAR ADC。 音序器允許自動(dòng)轉(zhuǎn)換所選通道，或者可以根據(jù)需要單獨(dú)尋址通道。數(shù)據(jù)通過(guò)串口傳輸。 SAR ADC在多通道數(shù)據(jù)采集應(yīng)用中很受歡迎，因?yàn)樗鼈內(nèi)鄙佴?Δ和流水線ADC架構(gòu)中典型的“流水線”延遲。 SAR ADC的轉(zhuǎn)換模式包括“單次”，“突發(fā)”和“連續(xù)”。

用于精密工業(yè)測(cè)量和儀器的Sigma-Delta（Σ-Δ）ADC

現(xiàn)代Σ-Δ型ADC幾乎取代了積分型ADC（雙斜率，三斜率，四斜率等），適用于要求高分辨率（16位至24位）和有效采樣率的應(yīng)用到幾百赫茲。高分辨率與片上可編程增益放大器（PGA）一起，可以將傳感器的小輸出電壓（如電子秤和熱電偶）直接數(shù)字化。正確選擇采樣率和數(shù)字濾波器帶寬還可以很好地抑制50 Hz和60 Hz的電源線頻率。 Σ-ΔADC是使用儀表放大器（儀表放大器）和SAR ADC的傳統(tǒng)方法的有吸引力的替代方案。

Σ-ΔADC架構(gòu)背后的基本概念起源于20世紀(jì)50年代的貝爾實(shí)驗(yàn)室 - 在利用增量調(diào)制和差分PCM的實(shí)驗(yàn)數(shù)字傳輸系統(tǒng)上完成的工作。到20世紀(jì)60年代末，Σ-Δ架構(gòu)得到了很好的理解。然而，由于數(shù)字濾波器（當(dāng)時(shí)很少見(jiàn)）是該架構(gòu)不可或缺的一部分，因此直到20世紀(jì)80年代末，當(dāng)數(shù)字CMOS中的信號(hào)處理變得廣泛可用時(shí)，實(shí)際的IC實(shí)現(xiàn)才出現(xiàn)。 Σ-Δ-過(guò)采樣，噪聲整形，數(shù)字濾波和抽取中使用的基本概念如圖6所示。

圖6A顯示了噪聲頻譜對(duì)于傳統(tǒng)的“奈奎斯特”操作，其中ADC輸入信號(hào)落在直流和 f S / 2之間，并且量化噪聲均勻地分布在相同的帶寬上。在圖6B中，采樣頻率增加了一個(gè)因子 K （過(guò)采樣率），但輸入信號(hào)帶寬不變。然后用數(shù)字濾波器消除落在信號(hào)帶寬之外的量化噪聲?，F(xiàn)在可以將輸出數(shù)據(jù)速率降低（抽?。┗氐皆疾蓸铀俾蔲 S 。這種過(guò)采樣過(guò)程，接著是數(shù)字濾波和抽取，可以提高奈奎斯特帶寬內(nèi)的信噪比（直流到 f S / 2）。對(duì)于 K 的每次加倍，dc-to- f S / 2帶寬內(nèi)的SNR增加3dB。圖6C顯示了基本的Σ-Δ架構(gòu)，其中傳統(tǒng)的ADC被Σ-Δ調(diào)制器取代。調(diào)制器的作用是對(duì)量化噪聲進(jìn)行整形，使其大部分發(fā)生在感興趣的帶寬之外，從而大大增加直流到 f S 的信噪比。 / 2區(qū)域。

基本的一階Σ-ΔADC如圖7所示，其中Σ-Δ調(diào)制器有詳細(xì)說(shuō)明。

這個(gè)基本調(diào)制器的核心是1位ADC（比較器）和1位DAC（開(kāi)關(guān)）。盡管存在多個(gè)多位Σ-Δ型ADC，但使用單位調(diào)制器的ADC具有固有優(yōu)異的差分線性度的明顯優(yōu)勢(shì)。

調(diào)制器的輸出是1位數(shù)據(jù)流。由于積分器周圍的負(fù)反饋，B處信號(hào)的平均值必須等于V IN 。如果V IN 為零（即，中間量程），則在輸出數(shù)據(jù)流中存在相等數(shù)量的1和0。隨著輸入信號(hào)變得更正，1的數(shù)量增加，并且0的數(shù)量減少。同樣，隨著輸入信號(hào)變得更負(fù)，1s的數(shù)量減少，并且0的數(shù)量增加。輸出流中的1與同一時(shí)間間隔內(nèi)的樣本總數(shù)之比 - 1密度 - 因此必須與輸入的直流值成比例。

調(diào)制器還通過(guò)充當(dāng)信號(hào)的低通濾波器和量化噪聲的高通濾波器來(lái)實(shí)現(xiàn)噪聲整形功能。請(qǐng)注意，數(shù)字濾波器是Σ-Δ型ADC的組成部分，可以進(jìn)行優(yōu)化，以提供出色的50 Hz / 60 Hz功率頻率抑制。但是，數(shù)字濾波器確實(shí)引入了固有的流水線延遲，這在多路復(fù)用和伺服應(yīng)用中必須要考慮。如果信號(hào)被多路復(fù)用到Σ-ΔADC，則必須允許數(shù)字濾波器在輸出數(shù)據(jù)有效之前穩(wěn)定到新值。此穩(wěn)定通常需要幾個(gè)輸出時(shí)鐘周期。由于數(shù)字濾波器的流水線延遲，Σ-Δ轉(zhuǎn)換器無(wú)法以“單次”或“突發(fā)”模式運(yùn)行。

雖然簡(jiǎn)單的一階單比特Σ-ΔADC由于采用1位ADC和1比特DAC而具有固有的線性和單調(diào)性，但它無(wú)法為高分辨率應(yīng)用提供足夠的噪聲整形。增加調(diào)制器中的積分器數(shù)量（類似于向?yàn)V波器添加極點(diǎn)）可以以更復(fù)雜的設(shè)計(jì)為代價(jià)提供更多的噪聲整形 - 如圖8所示，用于二階1位調(diào)制器。注意與一階調(diào)制器相比噪聲整形特性的改善。高階調(diào)制器（大于三階）難以穩(wěn)定并且存在重大的設(shè)計(jì)挑戰(zhàn)。

高階調(diào)制器的一種流行替代方案是使用多位架構(gòu)，1位ADC（比較器）替換為N位閃存轉(zhuǎn)換器，單位DAC（開(kāi)關(guān)）替換為高線性 N 位DAC。通過(guò)使用數(shù)據(jù)加擾等技術(shù)可以避免多位Σ-Δ型ADC中昂貴的激光微調(diào)，以實(shí)現(xiàn)內(nèi)部ADC和DAC所需的線性度。

集成架構(gòu)時(shí)（雙斜率，三斜率， CMOSΣ-ΔADC仍然用于數(shù)字電壓表等應(yīng)用，是當(dāng)今工業(yè)測(cè)量應(yīng)用的主流轉(zhuǎn)換器。這些轉(zhuǎn)換器具有出色的電源線共模抑制性能和高達(dá)24位的分辨率以及片上校準(zhǔn)等數(shù)字便利性。許多產(chǎn)品具有可編程增益放大器（PGA），允許來(lái)自橋式和熱電偶傳感器的小信號(hào)直接數(shù)字化，無(wú)需額外的外部信號(hào)調(diào)理電路和儀表放大器。

圖9顯示了精密稱重傳感器的簡(jiǎn)化圖。這種特殊的稱重傳感器可在5 V勵(lì)磁下產(chǎn)生10 mV滿量程輸出電壓，負(fù)載為2 kg。

電橋的共模輸出電壓為2.5 V.該圖顯示了電橋電阻值為2公斤負(fù)荷。任何給定負(fù)載的輸出電壓與激勵(lì)電壓成正比，即與電源電壓成比例。

將這種低電平輸出數(shù)字化的傳統(tǒng)方法是使用儀表放大器，提供必要的增益，驅(qū)動(dòng)14位至18位分辨率的傳統(tǒng)SAR ADC。由于偏移和漂移的考慮，需要一個(gè)“自動(dòng)歸零”儀表放大器，如AD5555或AD8230。由于自動(dòng)調(diào)零儀表放大器的噪聲，需要適當(dāng)?shù)臑V波電路。此外，SAR ADC的輸出數(shù)據(jù)經(jīng)常被平均，以進(jìn)一步降低噪聲。

圖10顯示了傳統(tǒng)儀表放大器/ SAR ADC方法的一種有吸引力的替代方案，該方法使用稱重傳感器和AD7799高分辨率Σ-ΔADC之間的直接連接。 10 mV的滿量程電橋輸出由ADC以4.7 Hz的吞吐速率數(shù)字化為大約16“無(wú)噪聲”位。 （有關(guān)輸入?yún)⒖荚肼暫蜔o(wú)噪聲代碼分辨率的更多討論，請(qǐng)參閱進(jìn)一步閱讀1）。比例運(yùn)算消除了對(duì)精密電壓基準(zhǔn)的需求。

當(dāng)非常低電平的信號(hào)必須數(shù)字化為高分辨率時(shí)，Σ-ΔADC是一種很有吸引力的選擇 - 但用戶應(yīng)該理解Σ-ΔADC比SAR ADC更加數(shù)字化，因此可能需要更長(zhǎng)的開(kāi)發(fā)周期。評(píng)估板和軟件可以極大地幫助完成此過(guò)程。盡管如此，仍然有許多儀器和傳感器信號(hào)調(diào)理應(yīng)用可以通過(guò)傳統(tǒng)的儀表放大器（用于信號(hào)放大和共模抑制）有效地解決，然后是多路復(fù)用器和SAR ADC。

用于語(yǔ)音頻帶和音頻的 Sigma-Delta ADC

除了為各種工業(yè)測(cè)量應(yīng)用提供有吸引力的解決方案 - 精確測(cè)量，傳感器監(jiān)控，電能計(jì)量和電機(jī)控制 - Σ-Δ轉(zhuǎn)換器在現(xiàn)代語(yǔ)音頻帶和音頻應(yīng)用中占據(jù)主導(dǎo)地位。 Σ-Δ轉(zhuǎn)換器固有的高過(guò)采樣率的一個(gè)主要好處是它們簡(jiǎn)化了ADC的輸入抗混疊濾波器和DAC的輸出反成像濾波器。此外，將數(shù)字功能添加到基于CMOS的轉(zhuǎn)換器的簡(jiǎn)易性使得數(shù)字濾波器可編程性等功能變得切實(shí)可行，而且整個(gè)芯片面積，功耗和成本只有很小的增加。

語(yǔ)音頻帶音頻的數(shù)字技術(shù)始于20世紀(jì)40年代PCM電信應(yīng)用的早期階段。早期的T載波系統(tǒng)使用8位壓縮擴(kuò)展ADC和擴(kuò)展DAC，8 kSPS的采樣頻率成為早期標(biāo)準(zhǔn)。

現(xiàn)代數(shù)字蜂窩系統(tǒng)采用更高分辨率的過(guò)采樣線性Σ-Δ型ADC和DAC而不是低分辨率壓擴(kuò)技術(shù)。典型的SNR要求為60 dB至70 dB。如果需要壓擴(kuò)/擴(kuò)展以與舊系統(tǒng)兼容，則可以在DSP硬件或軟件中完成。具有除PCM之外的許多應(yīng)用的語(yǔ)音頻帶“編解碼器”（編碼器/解碼器），例如語(yǔ)音處理，加密等，有多種類型可供選擇。

Sigma-delta ADC和DAC也占主導(dǎo)地位。更苛刻的音頻市場(chǎng)，包括FM立體聲，計(jì)算機(jī)音頻，立體聲光盤(pán)（CD），數(shù)字錄音帶（DAT）和DVD音頻。 總諧波失真加噪聲（THD + N）要求范圍從60 dB到大于100 dB，采樣率范圍從48 kSPS到192 kSPS?，F(xiàn)代CMOSΣ-ΔADC和DAC可滿足這些要求，并提供通常與此類應(yīng)用相關(guān)的附加數(shù)字功能。

用于高速應(yīng)用的

流水線型ADC
（采樣率大于5 MSPS）

在本文中，我們?nèi)我舛x任何要求采樣率大于5 MSPS的應(yīng)用為“高速”。圖1顯示SAR和流水線ADC之間存在重疊區(qū)域，采樣速率在大約1 MSPS和5 MSPS之間。除了這個(gè)小區(qū)域，被認(rèn)為高速的應(yīng)用程序通常由流水線ADC提供服務(wù)。今天，低功耗CMOS流水線轉(zhuǎn)換器是首選的ADC，不僅適用于視頻市場(chǎng)，也適用于許多其他產(chǎn)品。這與20世紀(jì)80年代形成鮮明對(duì)比，當(dāng)時(shí)這些市場(chǎng)由IC閃存轉(zhuǎn)換器（主導(dǎo)8位視頻市場(chǎng)，采樣率在15 MSPS和100 MSPS之間）或更高分辨率，更昂貴的模塊化/混合解決方案提供服務(wù)。雖然低分辨率閃存轉(zhuǎn)換器仍然是流水線ADC的重要組成部分，但它們本身很少使用，除非極高的采樣率 - 通常大于1 GHz或2 GHz - 要求分辨率不超過(guò)6位到8位。

如今，需要“高速”ADC的市場(chǎng)包括許多類型的儀器應(yīng)用（數(shù)字示波器，頻譜分析儀和醫(yī)學(xué)成像）。還需要高速轉(zhuǎn)換器的是視頻，雷達(dá)，通信（IF采樣，軟件無(wú)線電，基站，機(jī)頂盒等）和消費(fèi)類電子產(chǎn)品（數(shù)字）相機(jī)，顯示電子產(chǎn)品，DVD，增強(qiáng)清晰度電視和高清電視。

流水線型ADC起源于20世紀(jì)50年代首次使用的分級(jí)架構(gòu)。圖11顯示了一個(gè)簡(jiǎn)單的6位兩級(jí)分級(jí)ADC的框圖。

SHA的輸出由第一級(jí)3位子ADC（SADC）數(shù)字化 - 通常是閃存轉(zhuǎn)換器。使用3位子DAC（SDAC）將粗略的3位MSB轉(zhuǎn)換轉(zhuǎn)換回模擬信號(hào)。然后從SHA輸出中減去SDAC輸出，差值被放大，并且這個(gè)“殘余信號(hào)”由第二級(jí)3位SADC數(shù)字化，以產(chǎn)生總共6位輸出字的三個(gè)LSB。

通過(guò)檢查第二級(jí)ADC輸入端的“殘余”波形，可以最好地評(píng)估這種分級(jí)ADC，如圖12所示。該波形是應(yīng)用低頻斜坡信號(hào)的典型波形到ADC的模擬輸入。為了不存在丟失碼，殘余波形不得超過(guò)第二級(jí)ADC的輸入范圍，如圖12A的理想情況所示。這意味著N1位SADC和N1位SDAC必須精確到比N1 + N2位更好。在所示的示例中，N1 = 3，N2 = 3，并且N1 + N2 = 6.當(dāng)殘余波形超出N2 SADC“R”的范圍并且下降時(shí)，圖12B中所示的情況將導(dǎo)致丟失代碼。在“X”或“Y”區(qū)域內(nèi) - 這可能是由非線性N1 SADC或級(jí)間增益和/或偏移的不匹配引起的。在這種情況下的ADC輸出可能如圖13所示。

如圖所示，這種架構(gòu)對(duì)于高達(dá)約8位的分辨率非常有用（N1 = N2 = 4）;然而，保持兩個(gè)階段之間的8位對(duì)準(zhǔn)（特別是溫度變化）可能是困難的。在這一點(diǎn)上值得注意的是，除了在本討論范圍之外的某些設(shè)計(jì)問(wèn)題之外，沒(méi)有特別的要求 - 在分級(jí)架構(gòu)中每個(gè)階段的比特?cái)?shù)相同。此外，可以有兩個(gè)以上的階段。然而，除非添加某種形式的糾錯(cuò)，否則圖11所示的架構(gòu)限制在大約8位分辨率。

錯(cuò)誤校正的分級(jí)ADC架構(gòu)在20世紀(jì)60年代中期出現(xiàn)，是實(shí)現(xiàn)更高分辨率的有效手段，同時(shí)仍然使用基本的分級(jí)架構(gòu)。例如，在兩級(jí)6位分級(jí)ADC中，向第二級(jí)ADC添加一個(gè)額外位，允許對(duì)圖12中顯示為“X”和“Y”的區(qū)域進(jìn)行數(shù)字化。第二級(jí)ADC允許殘留波形偏離其理想值 - 只要它不超過(guò)第二級(jí)ADC的范圍。但是，內(nèi)部SDAC必須仍然精確到超過(guò)整體分辨率N1 + N2。

圖14顯示了帶有糾錯(cuò)功能的基本6位分級(jí)ADC，第二級(jí)分辨率提高了到4位，而不是原來(lái)的3位。當(dāng)殘余波形落入“X”或“Y”超范圍區(qū)域時(shí)修改N1 SADC結(jié)果所需的附加邏輯是用簡(jiǎn)單的加法器結(jié)合加到殘余波形的直流偏移電壓實(shí)現(xiàn)的。在這種配置中，第二級(jí)SADC的MSB控制MSB是遞增001還是通過(guò)未修改。

值得注意的是，在第二級(jí)ADC中可以使用多個(gè)校正位，轉(zhuǎn)換器設(shè)計(jì)過(guò)程的權(quán)衡 - 超出了本討論的范圍。

圖14中所示的糾錯(cuò)后的分級(jí) ADC沒(méi)有流水線延遲。在下一個(gè)事件發(fā)生所需的時(shí)間內(nèi)，輸入SHA保持在保持模式：第一級(jí)SADC做出決定，其輸出由第一級(jí)SDAC重建，SDAC輸出從SHA輸出中減去，放大，并由第二階段SADC數(shù)字化。數(shù)字?jǐn)?shù)據(jù)通過(guò)糾錯(cuò)邏輯和輸出寄存器后，即可使用;轉(zhuǎn)換器已準(zhǔn)備好進(jìn)行另一個(gè)采樣時(shí)鐘輸入。

為了提高基本分級(jí)ADC的速度，圖15所示的“流水線”架構(gòu)已變得非常流行。這種流水線型ADC具有數(shù)字校正的分級(jí)架構(gòu)，其中兩個(gè)階段中的每一個(gè)都在數(shù)據(jù)上運(yùn)行一半轉(zhuǎn)換周期，然后將其殘余輸出傳遞到“下一階段”管道“在采樣時(shí)鐘的下一階段之前。級(jí)間跟蹤和保持（T / H）用作模擬延遲線 - 當(dāng)?shù)谝患?jí)轉(zhuǎn)換完成時(shí)，它被定時(shí)進(jìn)入保持模式。這樣可以為內(nèi)部SADC，SDAC和放大器提供更長(zhǎng)的建立時(shí)間，并允許流水線轉(zhuǎn)換器以比非流水線版本更高的整體采樣率運(yùn)行。

有許多設(shè)計(jì)貿(mào)易可以在流水線ADC的設(shè)計(jì)中進(jìn)行的關(guān)閉，例如級(jí)數(shù)，每級(jí)的位數(shù)，校正位數(shù)和時(shí)序。為了確保來(lái)自對(duì)應(yīng)于特定樣本的各個(gè)級(jí)的數(shù)字?jǐn)?shù)據(jù)同時(shí)到達(dá)糾錯(cuò)邏輯，必須將適當(dāng)數(shù)量的移位寄存器添加到流水線級(jí)的每個(gè)輸出。例如，如果第一級(jí)需要7個(gè)移位寄存器延遲，則下一級(jí)需要6個(gè)，接下來(lái)的5個(gè)等。這會(huì)將數(shù)字流水線延遲添加到最終輸出數(shù)據(jù)，如圖16所示，典型的時(shí)序流水線ADC，AD9235。

對(duì)于12位，65 MSPS AD9235，有七個(gè)時(shí)鐘周期的流水線延遲（有時(shí)稱為延遲）。根據(jù)應(yīng)用，這種延遲可能是也可能不是問(wèn)題。如果ADC在反饋控制環(huán)路內(nèi)，延遲可能是一個(gè)問(wèn)題 - 在重疊區(qū)域中，逐次逼近架構(gòu)將是更好的選擇。延遲也使流水線ADC難以在多路復(fù)用應(yīng)用中使用。

然而，在頻率響應(yīng)比建立時(shí)間更重要的大多數(shù)應(yīng)用中，延遲問(wèn)題不是真正的問(wèn)題。

與大多數(shù)CMOS流水線ADC相關(guān)的一個(gè)微妙問(wèn)題是它們?cè)诘筒蓸勇氏碌男阅?。由于?nèi)部時(shí)序通常由外部采樣時(shí)鐘控制，因此非常低的采樣速率會(huì)延長(zhǎng)內(nèi)部跟蹤和保持的 hold 次數(shù)，導(dǎo)致過(guò)度下垂導(dǎo)致轉(zhuǎn)換錯(cuò)誤。因此，大多數(shù)流水線ADC具有最小的規(guī)范以及最大采樣率。顯然，這排除了單射或突發(fā)模式應(yīng)用中的操作 - 其中SAR ADC架構(gòu)更合適。

最后，澄清重新排列和流水線 ADC之間的區(qū)別非常重要。從上面的討論可以看出，雖然流水線型ADC通常是分級(jí)的（當(dāng)然還有糾錯(cuò)），但是分級(jí)ADC不一定是流水線的。事實(shí)上，流水線分級(jí)架構(gòu)占主導(dǎo)地位，因?yàn)樾枰卟蓸勇?，?nèi)部建立時(shí)間至關(guān)重要。

目前流水線型ADC可用，分辨率高達(dá)14位，采樣率超過(guò)100 MHz。它們非常適合許多不僅需要高采樣率而且需要高信噪比（SNR）和無(wú)雜散動(dòng)態(tài)范圍（SFDR）的應(yīng)用。目前，這些轉(zhuǎn)換器的一個(gè)流行應(yīng)用是用于現(xiàn)代蜂窩電話基站的軟件定義無(wú)線電（SDR）。

圖17顯示了通用軟件無(wú)線電接收器和發(fā)射器的簡(jiǎn)化圖。一個(gè)基本特征是：不是在接收器中單獨(dú)數(shù)字化每個(gè)通道，而是包含許多通道的整個(gè)帶寬由ADC直接數(shù)字化?？値捒筛哌_(dá)20 MHz，具體取決于空氣標(biāo)準(zhǔn)。通過(guò)高性能數(shù)字信號(hào)處理器（DSP）在接收信號(hào)處理器（RSP）中以數(shù)字方式執(zhí)行通道濾波，調(diào)諧和分離。

在相對(duì)較高的中頻（IF）處對(duì)頻帶進(jìn)行數(shù)字化消除了幾個(gè)下變頻階段。這導(dǎo)致了成本更低，更靈活的解決方案，其中大多數(shù)信號(hào)處理是以數(shù)字方式執(zhí)行的，而不是在與標(biāo)準(zhǔn)模擬超外差無(wú)線電接收器相關(guān)的更復(fù)雜的模擬電路中。另外，通過(guò)在軟件中進(jìn)行適當(dāng)?shù)母淖儯梢酝ㄟ^(guò)相同的硬件處理各種空氣標(biāo)準(zhǔn)（GSM，CDMA，EDGE等）。請(qǐng)注意，軟件無(wú)線電中的發(fā)送器使用發(fā)送信號(hào)處理器（TSP）和DSP來(lái)格式化各個(gè)通道，以便通過(guò)上游DAC進(jìn)行傳輸。

接收器的ADC要求由下式確定：接收器必須處理的特定空氣標(biāo)準(zhǔn)。提供給ADC的帶寬頻率包括所需信號(hào)以及大幅度“干擾”或“阻塞”.ADC不得生成互調(diào) 產(chǎn)品到期阻擋器，因?yàn)檫@些不需要的產(chǎn)品可以掩蓋較小的所需信號(hào)。最大預(yù)期阻塞與最小預(yù)期信號(hào)的比率基本上決定了所需的無(wú)雜散動(dòng)態(tài)范圍（SFDR）。除了高SFDR之外，ADC還必須具有與所需接收器靈敏度兼容的信噪比（SNR）。

另一個(gè)要求是ADC符合所需IF的SFDR和SNR規(guī)范頻率。 IF采樣的基本概念如圖18所示，其中20 MHz信號(hào)頻帶以60 MSPS的速率數(shù)字化。注意IF采樣過(guò)程如何將信號(hào)從第三奈奎斯特區(qū)轉(zhuǎn)移到基帶而無(wú)需模擬下變頻。感興趣的信號(hào)帶寬以第三奈奎斯特區(qū)為中心，IF頻率為75MHz。在這個(gè)例子中選擇的數(shù)字有點(diǎn)武斷，但它們用于說(shuō)明欠采樣的概念。這些應(yīng)用對(duì)ADC性能提出了嚴(yán)格的要求，特別是在SNR和SFDR方面?，F(xiàn)代流水線ADC，如14位，80 MSPS AD9444，可滿足這些苛刻的要求。例如，AD9444的SFDR為97 dBc，信噪比為73 dB，輸入為70 MHz。 AD9444的輸入帶寬為650 MHz。針對(duì)SFDR和/或SNR優(yōu)化的其他14位ADC是AD9445和AD9446。

結(jié)論

我們?cè)谶@里討論了逐次逼近，Σ-Δ和流水線架構(gòu) - 那些在現(xiàn)代集成電路ADC中最常用的架構(gòu)。

逐次逼近是幾乎所有多路復(fù)用數(shù)據(jù)采集系統(tǒng)以及許多儀器應(yīng)用的首選架構(gòu)。 SAR ADC相對(duì)易于使用，無(wú)流水線延遲，分辨率高達(dá)18位，采樣速率高達(dá)3 MSPS。

適用于各種工業(yè)測(cè)量應(yīng)用，sigma-delta ADC非常理想;它的分辨率從12位到24位。 Sigma-delta ADC適用于各種傳感器調(diào)節(jié)，能量監(jiān)控和電機(jī)控制應(yīng)用。在許多情況下，高分辨率和片上PGA的增加允許傳感器和ADC之間的直接連接，而無(wú)需儀表放大器或其他調(diào)理電路。

Σ-ΔADC和DAC，可輕松集成到包含高度數(shù)字功能的IC中，也是語(yǔ)音頻帶和音頻市場(chǎng)的主導(dǎo)。這些轉(zhuǎn)換器的固有過(guò)采樣極大地放寬了對(duì)ADC抗混疊濾波器和DAC重建濾波器的要求。

對(duì)于大于約5 MSPS的采樣率，流水線架構(gòu)占主導(dǎo)地位。這些應(yīng)用通常要求分辨率高達(dá)14位，具有高SFDR和SNR，采樣頻率范圍為5 MSPS至大于100 MSPS。這類ADC用于許多類型的儀器，包括數(shù)字示波器，頻譜分析儀和醫(yī)學(xué)成像。其他應(yīng)用包括視頻，雷達(dá)和通信應(yīng)用 - 包括IF采樣，軟件無(wú)線電，基站和機(jī)頂盒 - 以及消費(fèi)電子設(shè)備，如數(shù)碼相機(jī)，顯示電子產(chǎn)品，DVD，增強(qiáng)型清晰度電視和高清晰度電視。

使用制造商的選擇指南和參數(shù)搜索引擎，結(jié)合三種基本架構(gòu)的基礎(chǔ)知識(shí)，應(yīng)該有助于設(shè)計(jì)人員為應(yīng)用選擇合適的ADC。使用制造商的評(píng)估板使這一過(guò)程變得更加容易。 ADI公司的ADIsimADC ?程序允許客戶在不需要任何硬件的情況下評(píng)估ADC的動(dòng)態(tài)性能。所需的軟件和ADC模型（以及許多其他模擬和數(shù)字設(shè)計(jì)輔助工具）可從http://www.analog.com免費(fèi)下載。這個(gè)工具在選擇過(guò)程中非常有價(jià)值。

不容忽視的是ADC輸入，輸出和采樣時(shí)鐘電路的正確設(shè)計(jì)。有關(guān)這些重要問(wèn)題，請(qǐng)參閱數(shù)據(jù)表和應(yīng)用說(shuō)明。最后，對(duì)于實(shí)現(xiàn)成功的混合信號(hào)設(shè)計(jì)同樣至關(guān)重要的是布局，接地和去耦。