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      如何縮短多個(gè)FPGA的布線時(shí)間

      EE techvideo ? 來源：EE techvideo ? 2019-05-14 06:23 ? 次閱讀

      在遵循管腳特定的規(guī)則和約束的同時(shí)，可以在 PCB 上的多個(gè) FPGA 之間自動優(yōu)化信號管腳分配。減少布線層數(shù)，最大限度地減少 PCB 上的交叉數(shù)量并縮短總體走線長度，以及減少信號完整性問題，從而提高完成率并縮短 FPGA 的布線時(shí)間。

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