DDR的布線問題討論

在現(xiàn)代高速數(shù)字電路的設(shè)計(jì)過程中，工程師總是不可避免的會(huì)與DDR或者DDR2，SDRAM打交道。DDR的工作頻率很高，因此，DDR的布線（或者Layout）也就成為了一個(gè)十分關(guān)鍵的問題，很多時(shí)候，DDR的布線直接影響著信號(hào)完整性。下面本文針對(duì)DDR的布線問題（Layout）進(jìn)行討論。

信號(hào)引腳說明

VSS為數(shù)字地，VSSQ為信號(hào)地，若無(wú)特別說明，兩者是等效的。VDD為器件內(nèi)核供電，VDDDQ為器件的DQ和I/O供電，若無(wú)特別說明，兩者是等效的。

對(duì)于DRAM來說，定義信號(hào)組如下：

數(shù)字信號(hào)組DQ，DQS，xDM，其中每個(gè)字節(jié)又是內(nèi)部的一個(gè)信道Lane組，如DQ0~DQ7，DQS，LDM為一個(gè)信號(hào)組。

地址信號(hào)組：ADDRESS

命令信號(hào)組：CAS#，RAS#，WE#

控制信號(hào)組：CS#，CKE

時(shí)鐘信號(hào)組：CK，CK#

印制電路板疊層，PCB Stackups

推薦使用6層電路板，分布如下：

電路板的阻抗控制在50~60ohm

印制電路板的厚度選擇為1.57mm(62mil)

填充材料Prepreg厚度可變化范圍是4~6mil

電路板的填充材料的介電常數(shù)一般變化范圍是3.6~4.5，它的數(shù)值隨著頻率，溫度等因素變化。FR-4就是一種典型的介電材料，在100MHz時(shí)的平均介電常數(shù)為4.2。推薦使用FR-4作為PCB的填充材料，因?yàn)樗阋?，更低的吸濕性能，更低的電?dǎo)性。

一般來說，DQ，DQS和時(shí)鐘信號(hào)線選擇VSS作為參考平面，因?yàn)閂SS比較穩(wěn)定，不易受到干擾，地址/命令/控制信號(hào)線選擇VDD作為參考平面，因?yàn)檫@些信號(hào)線本身就含有噪聲。

電路板的可擴(kuò)展性

根據(jù)JEDEC標(biāo)準(zhǔn)，不同容量的內(nèi)存芯片一般引腳兼容，為了實(shí)現(xiàn)電路板的可擴(kuò)展性，可以做如下處理，如128Mb與256Mb的兼容應(yīng)用。

未用的DQ引腳

對(duì)于x16的DDR器件來說，未用的引腳要作一定的處理。例如x16的DDR來說，DQ15：DQ8未用，則處理如下，將相關(guān)的UDM/DQMH拉高用來屏蔽DQ線，DQ15：DQ8通過1~10k的電阻接地用來阻止迸發(fā)寫時(shí)的噪聲。

端接技術(shù)

串行端接，主要應(yīng)用在負(fù)載DDR器件不大于4個(gè)的情況下。

對(duì)于雙向I/O信號(hào)來說，例如DQ，串行端接電阻Rs放置在走線的中間，用來抑制振鈴，過沖和下沖。

對(duì)于單向的信號(hào)來說，例如地址線，控制線，串行端接電阻放置在走線中間或者是信號(hào)的發(fā)送端，推薦放置在信號(hào)的發(fā)送端。

說明：DDR的CK與CK# 是差分信號(hào)，要用差分端接技術(shù)。

并行端接，主要應(yīng)用在負(fù)載SDRAM器件大于4個(gè)，走線長(zhǎng)度>2inch，或者通過仿真驗(yàn)證需要并行端接的情況下。

并行端接電阻Rt取值大約為2Rs，Rs的取值范圍是10~33ohm，故Rt的取值范圍為22~66ohm。

如果有必要的話，所有DDR的數(shù)據(jù)，地址，命令，控制線都是SSTL_2接口，要使用single-ended Parallel Termination，如上圖。CKE也可以使用這種端接。

導(dǎo)線寬度和間距：

導(dǎo)線間距和導(dǎo)線寬度S1，S2，S3的定義如下：

S1表示同一信號(hào)組內(nèi)兩相鄰導(dǎo)線之間的間距

S2表示不同信號(hào)組之間兩相鄰導(dǎo)線之間的間距

S3表示導(dǎo)線的寬度

導(dǎo)線寬度選擇為：

導(dǎo)線間距選擇：

幾點(diǎn)說明：

DQS一般布線的位置是數(shù)據(jù)信號(hào)組內(nèi)同一信號(hào)組中DQ走線的中間，因此DQS與DQS之間的間距一般不提

DQS與時(shí)鐘信號(hào)線不相鄰

為了避免串?dāng)_，數(shù)據(jù)信號(hào)組與地址/命令/控制信號(hào)組之間的走線間距至少20mil，建議它們?cè)诓煌男盘?hào)層走線

時(shí)鐘信號(hào)組走線盡量在內(nèi)層，用來抑制EMI

導(dǎo)線走線長(zhǎng)度

所有DDR的差分時(shí)鐘線CK與CK#必須在同一層布線，誤差+-20mil，最好在內(nèi)層布線以抑制EMI。如果系統(tǒng)有多個(gè)DDR器件的話，要用阻值100~200ohm的電阻進(jìn)行差分端接。

(1) 若時(shí)鐘線的分叉點(diǎn)到DDR器件的走線長(zhǎng)度<1000mil，要使用100~120ohm的差分端接，如下圖：

(2) 若時(shí)鐘線的分叉點(diǎn)到DDR器件的走線長(zhǎng)度>1000mil，要使用200~240ohm的電阻差分端接，因?yàn)閮蓚€(gè)200~240ohm的電阻并聯(lián)值正好為100~120ohm。如下圖所示。

數(shù)據(jù)信號(hào)組的走線長(zhǎng)度與時(shí)鐘信號(hào)線的誤差為+-500mil，組內(nèi)同一信道的信號(hào)線走線誤差為+-50mil，從而可以得到，組內(nèi)不同信道的走線誤差為+-1000mil，相同信道的DQS一般走線在DQ中間

地址線/命令/控制信號(hào)線與時(shí)鐘信號(hào)走線的誤差為+-400mil，組內(nèi)走線誤差為+-50mil

所有信號(hào)的走線長(zhǎng)度控制在2inch(5cm)最好

去耦電容

推薦使用低ESL(2nH)的電容，大小在0.01uF~0.22uF，其中0.01uF針對(duì)高頻，0.22uF針對(duì)低頻

建議使用鉭電容。相對(duì)于電解電容來說，雖然它比較貴，但它具有較好的穩(wěn)定性，較長(zhǎng)的使用周期。一般電解電容隨著使用時(shí)間的加長(zhǎng)，性能下降較多

參考電壓

對(duì)于較輕的負(fù)載(<4DDR器件)，可使用下圖的方法：

對(duì)于較重的負(fù)載(>4 DDR器件)，可使用IC來產(chǎn)生VREF。IC內(nèi)部集成了兩種電壓VTT和VREF，其中VTT在重負(fù)載的情況下最高電流可達(dá)3.5A，平均電流為0A，VREF的電流比較小，一般只有3mA左右。

VREF走線控制

具體如下圖所示：

DDR的VTT設(shè)計(jì)

當(dāng)數(shù)據(jù)線地址線負(fù)載較重時(shí)，VTT的暫態(tài)電流峰值可達(dá)到3.5A左右，這種暫態(tài)電流的平均值為0A。一些情況下不需要VTT技術(shù)(并行端接)。

系統(tǒng)中有2個(gè)或更少的DDR

總線上需要的電流不是很高，中等左右

通過仿真驗(yàn)證不需要

VTT電壓的產(chǎn)生一般用IC，廠商包括：Intersilm Philips, Semiconductors, Fairchild, National, TI等等。

選用了IC實(shí)現(xiàn)VTT，推薦使用下面的原則：

VTT用Rt端接地址/控制/命令信號(hào)線，端接數(shù)據(jù)信號(hào)組VTT=VDDQ/2

VTT并不端接時(shí)鐘信號(hào)線，時(shí)鐘信號(hào)線使用前面說的差分端接技術(shù)

VTT與VREF走線/平面在同一層，必須具有150mil的距離，推薦它們?cè)诓煌瑢?/p>

VTT走線/平面需要至少2個(gè)4~7uF的解耦電容，2個(gè)100uF的電容。具體放置位置是VTT的兩個(gè)端點(diǎn)（at each end）

VTT表面走線寬度至少150mil，推薦250mil

上電時(shí)序：VTT開始上電必須在VDDQ之后，避免器件latch-up，推薦VTT和VREF同時(shí)上電

如果走線要分支的話，建議使用T型分支。具體見下圖