新思科技設計平臺 支持臺積電先進的SoIC芯片堆疊技術(shù)

對全新芯片堆疊技術(shù)的全面支持確保實現(xiàn)最高性能的3D-IC解決方案

解決方案包括多裸晶芯片版圖設計實現(xiàn)、寄生參數(shù)提取和時序分析，以及物理驗證

幫助早期合作伙伴加速高度集成的新一代產(chǎn)品投放市場

新思科技(Synopsys, Inc. 納斯達克股票代碼：SNPS)近日宣布，新思科技設計平臺已通過臺積電(TSMC)最新系統(tǒng)整合單晶片(TSMC-SoIC?)3D芯片堆疊技術(shù)認證。該平臺將全面支持這一技術(shù)，并與高度靈活的設計參考流程相結(jié)合，可立即為用戶部署高性能、高連接性的多裸晶芯片技術(shù)解決方案，涵蓋移動計算、網(wǎng)絡通信、消費和汽車電子等多種應用。

以新思科技設計實現(xiàn)和signoff解決方案為中心，高容量設計參考方法包括先進的電介質(zhì)通孔(TDV)建模、多裸晶芯片版圖繪制、物理布局規(guī)劃和實現(xiàn)、寄生參數(shù)提取和時序分析，以及高度可擴展的物理驗證。

新思科技設計平臺

支持臺積電先進的SoIC芯片堆疊技術(shù)

其主要產(chǎn)品和功能包括：

●IC Compiler? II布局布線：用于高度復雜的多裸晶芯片IC(集成電路)的高效設計繪制和靈活規(guī)劃。高質(zhì)量的布線支持包括硅通孔(TSV)、TDV，凸塊(Bump)和再分布引線層(RDL)連接解決方案。

●PrimeTime?時序signoff：全系統(tǒng)靜態(tài)時序分析，支持多裸晶芯片靜態(tài)時序分析(STA)。

●StarRC?提取signoff：3D-IC設計方法包含先進功能，可處理多裸晶芯片寄生參數(shù)交互以及新的TDV和TSV建模。

●IC Validator物理signoff：DRC和LVS驗證，包括對SoIC跨裸晶芯片接口DRC/LVS檢查的支持。

“系統(tǒng)帶寬不斷提高，加上日益增加的復雜性需要我們拿出新的創(chuàng)新方案。因此，臺積電再次以全新的3D集成技術(shù)和極高的實現(xiàn)效率，幫助用戶將高度差異化的產(chǎn)品推向市場。我們一直保持與新思科技的良好合作，由此打造出以臺積電創(chuàng)新SoIC先進芯片堆疊技術(shù)為支撐的可擴展的設計方法。我們期待雙方用戶都能從這些先進的技術(shù)和服務中受益，真正實現(xiàn)系統(tǒng)級封裝?！?/p>

——Suk Lee

臺積電設計基礎(chǔ)架構(gòu)市場部高級總監(jiān)

“與臺積電最新合作成果有望在系統(tǒng)規(guī)模和系統(tǒng)有效性能方面取得突破性進展。新思科技數(shù)字設計平臺和共同開發(fā)出的相關(guān)方法學將幫助設計人員在部署新一代多裸晶芯片解決方案時更有把握地滿足時間進度要求?！?/p>

——Sassine Ghazi

新思科技芯片設計事業(yè)部聯(lián)席總經(jīng)理