0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內(nèi)不再提示

串并轉換的需求分析與頂層框架設計

電子硬件DIY視頻 ? 來源:電子硬件DIY視頻 ? 2019-11-19 07:05 ? 次閱讀

串并轉換是完成串行傳輸和并行傳輸這兩種傳輸方式之間轉換的技術。移位寄存器可以實現(xiàn)并行和串行輸入和輸出。 這些通常配置為“串行輸入,并行輸出”(SIPO)或“并行,串行輸出”(PISO)。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 寄存器
    +關注

    關注

    31

    文章

    5253

    瀏覽量

    119205
  • 串行
    +關注

    關注

    0

    文章

    235

    瀏覽量

    33691
  • 并行
    +關注

    關注

    0

    文章

    77

    瀏覽量

    18798
收藏 人收藏

    評論

    相關推薦

    LVDS并轉換與并轉換設計

    并轉換與并轉換是高速數(shù)據(jù)流處理的重要技巧之一。其實現(xiàn)方法多種多樣,根據(jù)數(shù)據(jù)的順序和數(shù)量的不同要求,可以選用移位寄存器、雙口RAM(Dual RAM)、SRAM、SDRAM或者FIF
    的頭像 發(fā)表于 11-05 11:11 ?1761次閱讀
    LVDS<b class='flag-5'>串</b><b class='flag-5'>并轉換</b>與并<b class='flag-5'>串</b><b class='flag-5'>轉換</b>設計

    FPGA設計思想與技巧之并轉換和流水線操作

    本帖最后由 jiuri1989 于 2012-2-10 11:42 編輯 本系列討論的四種常用FPGA/CPLD設計思想與技巧:乒乓操作、并轉換、流水線操作、數(shù)據(jù)接口同步化,都是FPGA
    發(fā)表于 02-10 11:40

    并轉換74hc164

    并轉換74hc164{:9:}
    發(fā)表于 10-12 14:20

    并轉換74hc164應用實例

    并轉換74hc164應用實例
    發(fā)表于 10-14 14:02

    1to8并轉換

    設計要求: (內(nèi)部提供50M時鐘)1.依據(jù)需求分析給出的要求,設計完成串口端(SCLK、DIO、CS)數(shù)據(jù)并轉換,并依據(jù)接收到的數(shù)據(jù)切換DIO信方向號。(當DIO接收到讀指令時,DI
    發(fā)表于 03-09 17:50

    請問用labview怎樣實現(xiàn)信源的并轉換?

    有個題目是信源——并轉換——過采樣——脈沖成型——da轉換——低通濾波——傅立葉——相加
    發(fā)表于 06-18 20:46

    FPGA并轉換實現(xiàn)問題

    各位大神是否能用400個以上I/O口的FPGA芯片,實現(xiàn)并轉換,一個串行RS232輸入,將輸入的50個字節(jié)的數(shù)據(jù)轉換控制 50個8位并行輸出。具體大概應該怎么做
    發(fā)表于 07-08 17:19

    FPGA/并轉換的思想相關資料推薦

    (18)FPGA/并轉換的思想1.1 目錄1)目錄2)FPGA簡介3)Verilog HDL簡介4)FPGA/并轉換的思想5)結語1.2 FPGA簡介FPGA(Field
    發(fā)表于 02-23 07:38

    并轉換VHDL代碼

    通過多通道-并轉換器將多個同步串行數(shù)據(jù)流轉換為并行數(shù)據(jù) xilinx提供 Synthesis  1. Launch synplify  2.
    發(fā)表于 05-20 11:30 ?515次下載

    84調(diào)制解調(diào)程序(包括并轉換,判決等等)

    84調(diào)制解調(diào)程序(包括并轉換,判決等等): fs=700000000;%樣頻率 f0=70000000;%載頻fd=5000000;n=400;a=[1 0 1 1 0 0 1 1 0 1 0 0 0 1 1 1 0 1 0 0];%//////////
    發(fā)表于 11-28 11:48 ?29次下載

    并轉換 通過多通道-并轉換器將多個同步串行數(shù)據(jù)流轉換為并

    并轉換 通過多通道-并轉換器將多個同步串行數(shù)據(jù)流轉換為并行數(shù)據(jù)(源代碼)   ** Filenames and Descri
    發(fā)表于 06-14 09:24 ?50次下載

    基于GIS的城鄉(xiāng)公交系統(tǒng)框架設計與實現(xiàn)

    本文在分析建立城鄉(xiāng)公交信息系統(tǒng)意義的基礎上,通過詳細調(diào)研城鄉(xiāng)公交工作需求,規(guī)劃和設計了基于GIS 的城鄉(xiāng)公交信息系統(tǒng)的框架設計,功能結構,并根據(jù)系統(tǒng)功能需要,在簡
    發(fā)表于 12-19 14:12 ?8次下載

    基于CPLD的并轉換和高速USB通信設計

    本內(nèi)容介紹了基于CPLD的并轉換和高速USB通信設計
    發(fā)表于 09-27 16:23 ?37次下載
    基于CPLD的<b class='flag-5'>串</b><b class='flag-5'>并轉換</b>和高速USB通信設計

    轉換并轉換

    轉換并轉換,有興趣的同學可以下載學習
    發(fā)表于 04-27 16:18 ?63次下載

    (18)FPGA/并轉換的思想

    (18)FPGA/并轉換的思想1.1 目錄1)目錄2)FPGA簡介3)Verilog HDL簡介4)FPGA/并轉換的思想5)結語1.2 FPGA簡介FPGA(Field
    發(fā)表于 12-29 19:40 ?2次下載
    (18)FPGA<b class='flag-5'>串</b>/<b class='flag-5'>并轉換</b>的思想