當(dāng)采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)進(jìn)行設(shè)計(jì)時(shí),電源排序是需要考慮的一個(gè)重要的方面。通常情況下,F(xiàn)PGA 供應(yīng)商都規(guī)定了電源排序要求,因?yàn)橐粋€(gè)FPGA所需要的電源軌數(shù)量會(huì)從 3 個(gè)到 10 個(gè)以上不等。
通過(guò)遵循推薦的電源序列,可以避免在啟動(dòng)期間吸取過(guò)大的電流,這反過(guò)來(lái)又可防止器件受損。對(duì)一個(gè)系統(tǒng)中的電源進(jìn)行排序可采用多種方法來(lái)完成。本文將詳細(xì)說(shuō)明可根據(jù)系統(tǒng)所要求的復(fù)雜程度來(lái)實(shí)現(xiàn)的電源排序解決方案。
本文中所討論的電源排序解決方案為:
1. 把 PGOOD 引腳級(jí)聯(lián)至使能引腳;
2. 采用一個(gè)復(fù)位 IC 來(lái)實(shí)現(xiàn)排序;
3. 模擬上電 / 斷電排序器;
4. 具有 PMBus 接口的數(shù)字系統(tǒng)健康狀況監(jiān)視器。
方法一:把PGOOD 引腳級(jí)聯(lián)至使能引腳
實(shí)現(xiàn)排序的一種基本的成本效益型方法是把一個(gè)電源的電源良好(PG)引腳級(jí)聯(lián)至相繼的下一個(gè)電源的使能(EN) 引腳。
第二個(gè)電源在 PG 門(mén)限得到滿足(通常是在電源達(dá)到其終值的90% 之時(shí))時(shí)開(kāi)始接通。這種方法的優(yōu)勢(shì)是成本低,但是無(wú)法輕松地控制定時(shí)。在EN 引腳上增設(shè)一個(gè)電容器會(huì)在電路級(jí)之間引入定時(shí)延遲。然而,此方法在溫度變化和反復(fù)電源循環(huán)期間是不可靠的。而且,這種方法并不支持?jǐn)嚯娕判颉?/p>
方法二:采用一個(gè)復(fù)位 IC 來(lái)實(shí)現(xiàn)排序
另一種可以考慮的用于上電排序的簡(jiǎn)單選項(xiàng)是采用一個(gè)具有時(shí)間延遲的復(fù)位 IC。當(dāng)采用此選項(xiàng)時(shí),復(fù)位 IC 以嚴(yán)格的門(mén)限限值來(lái)監(jiān)視電源軌。一旦電源軌處于其終值的3%(或更小)以?xún)?nèi),復(fù)位 IC 將進(jìn)入由解決方案定義的等待周期,然后再執(zhí)行下一個(gè)電源軌的上電操作。該等待周期可以采用 EEPROM 編程到復(fù)位 IC 中,也可利用外部電容器來(lái)設(shè)定。圖 2 示出了一款典型的多通道復(fù)位IC。采用復(fù)位 IC 來(lái)實(shí)現(xiàn)上電排序的優(yōu)點(diǎn)是解決方案處于受監(jiān)視的狀態(tài)。
必須在確認(rèn)每個(gè)電源軌都處在穩(wěn)壓范圍內(nèi)之后再釋放下一個(gè)電源軌,而且無(wú)需在電源轉(zhuǎn)換器上提供一個(gè)PGOOD 引腳。采用復(fù)位 IC 的電源排序解決方案的缺點(diǎn)是其并不實(shí)施斷電排序。
方法三:模擬上電 / 斷電排序器
實(shí)施上電排序會(huì)比實(shí)施斷電排序更加容易。為了實(shí)現(xiàn)上電和斷電排序,人們推出了能夠相對(duì)于上電序列進(jìn)行斷電序列的逆轉(zhuǎn)(序列 1)乃至混合(序列 2)的簡(jiǎn)單模擬排序器。
在上電時(shí),所有的標(biāo)記均保持在低電平,直到 EN 被拉至高電平為止。在 EN 被置為有效之后,每個(gè)標(biāo)記于一個(gè)內(nèi)部定時(shí)器計(jì)時(shí)結(jié)束后順序地變至漏極開(kāi)路狀態(tài)(需要上拉電阻器)。斷電序列與上電序列相同,但次序正好相反。
可以把排序器級(jí)聯(lián)在一起以支持多個(gè)電源軌,并在使能信號(hào)之間提供固定和可調(diào)的延遲時(shí)間。在圖 4 中,兩個(gè)排序器級(jí)聯(lián)在一起以實(shí)現(xiàn) 6 個(gè)有序的電源軌。上電時(shí),AND 門(mén)確保第二個(gè)排序器在其接收到一個(gè) EN 信號(hào)且 C 電源軌被觸發(fā)之前不被觸發(fā)。
斷電時(shí),AND 門(mén)確保第二個(gè)排序器承受 EN 下降沿,而不考慮 C 輸出。OR 門(mén)確保第一個(gè)排序器由 EN 上升沿來(lái)觸發(fā)。斷電時(shí),OR 門(mén)確保第一個(gè)排序器不能承受 EN 下降沿,直到 D 電源軌下降為止。這保證了上電和斷電排序,但并未提供一個(gè)受監(jiān)視的序列。
如圖 5 所示,通過(guò)簡(jiǎn)單地在 FlagX 輸出和 PG 引腳之間增設(shè)幾個(gè) AND 門(mén),就能給圖 4 中的電路添加受監(jiān)視的排序功能。在該例中,PS2 僅在 PS1 超過(guò)其終值的90% 的情況下使能。這種方法可提供一種低成本、受監(jiān)視的排序解決方案。
方法四:具有 PMBus 接口的數(shù)字系統(tǒng)健康狀況監(jiān)視器
如果系統(tǒng)需要最大的靈活性,那么可兼容 PMBus/I2C 標(biāo)準(zhǔn)的數(shù)字系統(tǒng)健康狀況監(jiān)視器(比如:UCD90120A)是一種不錯(cuò)的解決方案。通過(guò)允許設(shè)計(jì)人員配置電源斜坡上升 / 下降時(shí)間、接通 / 關(guān)斷延遲、序列相關(guān)性、甚至包括電壓和電流監(jiān)視,此類(lèi)解決方案可為任何排序需求提供最大的控制。
數(shù)字系統(tǒng)健康狀況監(jiān)視器配有一個(gè)圖形用戶(hù)界面(GUI),其可用于設(shè)置上電和斷電排序以及其他的系統(tǒng)參數(shù)(圖6)。另外,有些數(shù)字系統(tǒng)健康狀況監(jiān)視器還具有非易失性誤差和峰值記錄功能,可在發(fā)生欠壓事件的場(chǎng)合中幫助完成系統(tǒng)故障分析。
FPGA 排序要求實(shí)例諸如 Xilinx 或 Altera 等 FPGA 供應(yīng)商在其產(chǎn)品手冊(cè)中提供了推薦或要求的上電序列,這些產(chǎn)品手冊(cè)可以很容易地在線查閱。不同的供應(yīng)商之間、同一家供應(yīng)商的不同F(xiàn)PGA 系列之間的排序要求存在差異。
另外,在產(chǎn)品手冊(cè)中還羅列了針對(duì)電源斜坡上升和關(guān)斷的定時(shí)要求。推薦的斷電序列通常是上電序列的倒序。圖 7 示出了上電排序的一個(gè)實(shí)例。
結(jié)論
可以運(yùn)用多種電源排序解決方案來(lái)滿足 FPGA 供應(yīng)商所規(guī)定的要求。除了上電和斷電排序之外,系統(tǒng)要求可能還包括電源監(jiān)視,但是針對(duì) FPGA 的最優(yōu)電源解決方案將取決于系統(tǒng)的復(fù)雜性與規(guī)格參數(shù)。
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原文標(biāo)題:詳解 FPGA 電源排序的四種方案
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