400G原型路由器的發(fā)布，預(yù)示未來(lái)數(shù)年數(shù)據(jù)海嘯的到來(lái)

光纖通信大會(huì)在美國(guó)舊金山Moscone中心盛大開(kāi)幕。華為公司和賽靈思公司利用這次會(huì)議聯(lián)手發(fā)布400G路由器原型。由于400GE標(biāo)準(zhǔn)現(xiàn)在仍未完成制訂，因此這款400G原型路由器仍待改善，不過(guò)它為運(yùn)營(yíng)商提供了一個(gè)展示平臺(tái)，這些運(yùn)營(yíng)商已經(jīng)預(yù)見(jiàn)到未來(lái)數(shù)年數(shù)據(jù)海嘯將要襲來(lái)，因?yàn)閷⒂?00億臺(tái)智能設(shè)備或3000億無(wú)源 “物”會(huì)連接到互聯(lián)網(wǎng)。根據(jù)2012年IEEE 802.3 BWA (帶寬評(píng)估)報(bào)告，核心網(wǎng)絡(luò)流量每18個(gè)月翻一番，而服務(wù)器輸入輸出帶寬則每24個(gè)月翻一番，因此在100G標(biāo)準(zhǔn)完成后需盡快完成400G以太網(wǎng)標(biāo)準(zhǔn)。

其實(shí)400GE標(biāo)準(zhǔn)制定工作已經(jīng)開(kāi)始，但主要的網(wǎng)絡(luò)設(shè)備供應(yīng)商如華為等不及標(biāo)準(zhǔn)落地就必須開(kāi)始加緊硬件開(kāi)發(fā)。故此華為開(kāi)發(fā)團(tuán)隊(duì)選擇使用可編程邏輯器件，開(kāi)發(fā)400G線卡、總線架構(gòu)和背板，它們要支持華為NetEngine NE5000E 集群路由器的高吞吐量線卡。

這款產(chǎn)品的聯(lián)合發(fā)布人華為重要標(biāo)準(zhǔn)策略師（Distinguished Standards Strategist）Chuck Adams指出，這款400G原型系統(tǒng)的開(kāi)發(fā)，顯示華為已能支持新興的400GE標(biāo)準(zhǔn)，這個(gè)原型系統(tǒng)也證實(shí)了華為系統(tǒng)的可行性-----不管64字節(jié)的包還是1518字節(jié)的數(shù)據(jù)包，都沒(méi)有出現(xiàn)丟包現(xiàn)象，這也證明了華為所選擇的方法和器件技術(shù)可以支持400GE系統(tǒng)的帶寬和功率需求，同時(shí)給華為實(shí)現(xiàn)了領(lǐng)先2年的系統(tǒng)開(kāi)發(fā)時(shí)間----華為可以有充足的時(shí)間應(yīng)對(duì)標(biāo)準(zhǔn)完善引發(fā)的系統(tǒng)設(shè)計(jì)修正。

以下為華為原型400G原型線卡架構(gòu)框圖：

這個(gè)400G線卡包括兩個(gè)主要的子系統(tǒng)：400G發(fā)送端和400G接收端。發(fā)送端和接收端集成了16 個(gè)25G端口以創(chuàng)建400G發(fā)送和接收通道。兩個(gè)子系統(tǒng)采用Interlaken協(xié)議與NetEngine路由器的背板通信。

這兩個(gè)子系統(tǒng)均在Xilinx Virtex-7XC7VH870T Heterogeneous 3D FPGA實(shí)現(xiàn)，該系統(tǒng)集成16個(gè)28Gbps低抖動(dòng)GTZ SerDes收發(fā)器和72 個(gè)13.1Gbps GTH串行解串收發(fā)器。這個(gè)系統(tǒng)運(yùn)行頻率312.5MHz，以1280-bit寬總線實(shí)現(xiàn)了400G吞吐量。華為工程師們之所以選擇這些特殊的All Programmable器件是因?yàn)?，他們采用?a target="_blank">半導(dǎo)體器件需要在有限的功率預(yù)算內(nèi)完成與四個(gè)CFP2光模塊和Interlaken背板的高密度連接。

下圖是設(shè)計(jì)完成的400G線卡LPUF-480A的圖片，線卡面板上的四個(gè)矩形接口支持100G CFP2光模塊。除了兩個(gè)賽靈思 Virtex-7 XC7VH870T異構(gòu)3D FPGA而外，LPUF-480A線卡采用多種類型的高速存儲(chǔ)器，包括DDR3 SDRAM、QDR SRAM和RLDRAM， FPGA中的各種存儲(chǔ)器接口控制這些存儲(chǔ)器。

值得一提的是這款原型系統(tǒng)基于賽靈思28nm Virtex-7 3D IC。該設(shè)計(jì)布局周密可以方便地移植到賽靈思下一代基于UltraScale架構(gòu)的20nm單芯片FPGA。這些器件的邏輯密度更高、功耗更低，還可以實(shí)現(xiàn)更高性能。