高速PCB設(shè)計中的走線技巧

布線（Layout）是PCB設(shè)計工程師最基本的工作技能之一。走線的好壞將直接影響到整個系統(tǒng)的性能，大多數(shù)高速的設(shè)計理論也要最終經(jīng)過Layout得以實(shí)現(xiàn)并驗證，由此可見，布線在高速PCB設(shè)計中是至關(guān)重要的。下面將針對實(shí)際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu)化的走線策略。主要從直角走線，差分走線，蛇形線等三個方面來闡述。

一、直角走線（三個方面）

直角走線的對信號的影響就是主要體現(xiàn)在三個方面：一是拐角可以等效為傳輸線上的容性負(fù)載，減緩上升時間；二是阻抗不連續(xù)會造成信號的反射；三是直角尖端產(chǎn)生的EMI，到10GHz以上的RF設(shè)計領(lǐng)域，這些小小的直角都可能成為高速問題的重點(diǎn)對象。

2．差分走線（“等長、等距、參考平面”）

差分信號（DifferentialSignal）在高速電路設(shè)計中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計。差分信號就是驅(qū)動端發(fā)送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

3．蛇形線（調(diào)節(jié)延時）

蛇形線是Layout中經(jīng)常使用的一類走線方式。其主要目的就是為了調(diào)節(jié)延時，滿足系統(tǒng)時序設(shè)計要求。其中最關(guān)鍵的兩個參數(shù)就是平行耦合長度（Lp）和耦合距離（S），很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發(fā)生耦合，呈差模形式，S越小，Lp越大，則耦合程度也越大?？赡軙?dǎo)致傳輸延時減小，以及由于串?dāng)_而大大降低信號的質(zhì)量，其機(jī)理可以參考對共模和差模串?dāng)_的分析。

設(shè)計者首先要有這樣的認(rèn)識：蛇形線會破壞信號質(zhì)量，改變傳輸延時，布線時要盡量避免使用。但實(shí)際設(shè)計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進(jìn)行繞線。

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