線與邏輯、鎖存器、緩沖器、建立時(shí)間、緩沖時(shí)間的基本概念

鎖存器：輸出端的狀態(tài)不會(huì)隨輸入端的狀態(tài)變化而變化，只有在有鎖存信號(hào)時(shí)輸入的狀態(tài)被保存到輸出，直到下一個(gè)鎖存信號(hào)。通常只有0和1兩個(gè)值。典型的邏輯電路是D觸發(fā)器。
緩沖器：多用在總線上，提高驅(qū)動(dòng)能力、隔離前后級(jí)，緩沖器多半有三態(tài)輸出功能。
三態(tài)緩沖器就是典型的線與邏輯器件，可允許多個(gè)器件掛在一條總線上，當(dāng)然OC輸出也可用在線與邏輯應(yīng)用上。

OC門，又稱集電極開路（漏極開路）與非門門電路，Open Collector（Open Drain）。為什么引入OC門？實(shí)際使用中,有時(shí)需要兩個(gè)或兩個(gè)以上與非門的輸出端連接在同一條導(dǎo)線上，將這些與非門上的數(shù)據(jù)（狀態(tài)電平）用同一條導(dǎo)線輸送出去。因此，需要一種新的與非門電路--OC門來實(shí)現(xiàn)“線與邏輯”。OC門主要用于3個(gè)方面：實(shí)現(xiàn)與或非邏輯，用做電平轉(zhuǎn)換，用做驅(qū)動(dòng)器。由于OC門電路的輸出管的集電極懸空，使用時(shí)需外接一個(gè)上拉電阻Rp到電源VCC。OC門使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅(qū)動(dòng)能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小。
線與邏輯，即兩個(gè)輸出端（包括兩個(gè)以上）直接互連就可以實(shí)現(xiàn)“AND”的邏輯功能。在總線傳輸?shù)葘?shí)際應(yīng)用中需要多個(gè)門的輸出端并聯(lián)連接使用，而一般TTL門輸出端并不能直接并接使用，否則這些門的輸出管之間由于低阻抗形成很大的短路電流（灌電流），而燒壞器件。在硬件上，可用OC門或三態(tài)門（ST門）來實(shí)現(xiàn)。 用OC門實(shí)現(xiàn)線與，應(yīng)同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。
三態(tài)門（ST門）主要用在應(yīng)用于多個(gè)門輸出共享數(shù)據(jù)總線，為避免多個(gè)門輸出同時(shí)占用數(shù)據(jù)總線，這些門的使能信號(hào)（EN）中只允許有一個(gè)為有效電平（如高電平），由于三態(tài)門的輸出是推拉式的低阻輸出，且不需接上拉（負(fù)載）電阻，所以開關(guān)速度比OC門快，常用三態(tài)門作為輸出緩沖器。

建立時(shí)間和保持時(shí)間

圖1

? 建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。? 如圖1 。 數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求，當(dāng)然在一些情況下，建立時(shí)間和保持時(shí)間的值可以為零。 PLD/FPGA開發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立和保持時(shí)間（如圖2）

競(jìng)爭(zhēng)和冒險(xiǎn)

幾乎所有關(guān)于數(shù)字電路的教材，都會(huì)提到數(shù)字電路中的競(jìng)爭(zhēng)和冒險(xiǎn)問題，但是這個(gè)問題往往被我們忽略。我們可以先來回顧一下關(guān)于競(jìng)爭(zhēng)和冒險(xiǎn)的一些基本概念。

PLD內(nèi)部毛刺產(chǎn)生的原因

我們?cè)谑褂梅至⒃O(shè)計(jì)數(shù)字系統(tǒng)時(shí)，由于PCB走線時(shí)，存在分布電感和電容，所以幾納秒的毛刺將被自然濾除，而在PLD內(nèi)部決無分布電感和電容，所以在PLD/FPGA設(shè)計(jì)中，競(jìng)爭(zhēng)和冒險(xiǎn)問題將變的較為突出。