加法器電路原理圖解_二進(jìn)制加法器理解

　　在計數(shù)體制中，通常用的是十進(jìn)制，它有0，1，2，3，…，9十個數(shù)碼，用它們來組成一個數(shù)。但在數(shù)字電路中，為了把電路的兩個狀態(tài)（1態(tài)和0態(tài)）和數(shù)碼對應(yīng)起來，采用二進(jìn)制較為方便，二進(jìn)制只有0和1兩個數(shù)碼。

　　十進(jìn)制是以10為底數(shù)的計數(shù)體制，例如

　　二進(jìn)制是以2為底數(shù)的計數(shù)體制，例如

　　二進(jìn)制數(shù)11011相當(dāng)于十進(jìn)制數(shù)27。

　　二進(jìn)制加法器是數(shù)字電路的基本部件之一。二進(jìn)制加法運(yùn)算同邏輯加法運(yùn)算的含義是不同的。前者是數(shù)的運(yùn)算，而后者表示邏輯關(guān)系。二進(jìn)制加法是“逢二進(jìn)一”，即1+1=10，而邏輯加則為1+1=1。

　　1、半加器

　　所謂“半加”，就是只求本位的和，暫不管低位送來的進(jìn)位數(shù)。半加器的邏輯狀態(tài)表見表1。

　　其中，A和B是相加的兩個數(shù)，S是半加和數(shù)，C是進(jìn)位數(shù)。

　　由邏輯狀態(tài)表可寫出邏輯式：

　　并由此畫出圖1（a）的邏輯圖。圖1（b）是半加器的邏輯符號。

　　（a）邏輯圖（b）邏輯符號

　　圖1半加器邏輯圖及其邏輯符號

　　2、全加器

　　當(dāng)多位數(shù)相加時，半加器可用于最低位求和，并給出進(jìn)位數(shù)。第二位的相加有兩個待加數(shù)，還有一個來自低位送來的進(jìn)位數(shù)。這三個數(shù)相加，得出本位和數(shù)（全加和數(shù)）和進(jìn)位數(shù)，這就是“全加”，表2是全加器的邏輯狀態(tài)表

　　表2全加器邏輯狀態(tài)圖

　　全加器可用兩個半加器和一個或門組成，如圖2（a）所示。在第一個半加器中相加，得出的結(jié)果再和在第二個半加器中相加，即得出全加和。兩個半加器的進(jìn)位數(shù)通過或門輸出作為本位的進(jìn)位數(shù)。圖2（b）是全加器的邏輯符號。

　?。╝）邏輯圖（b）邏輯符號

　　圖2 全加器邏輯圖及其邏輯符號

　　例1、用4個全加器組成一個邏輯電路以實(shí)現(xiàn)兩個4位的二進(jìn)制數(shù)A—1101（十進(jìn)制為13）和B—1011（十進(jìn)制為11）的加法運(yùn)算。

　　解：

　　邏輯電路如圖3所示，和數(shù)是S—11000（十進(jìn)制數(shù)為24）。根據(jù)全加器的邏輯狀態(tài)表自行分析。

　　這種全加器的任意一位的加法運(yùn)算，都必須等到低位加法完成送來進(jìn)位時才能進(jìn)行。這種進(jìn)位方式稱為串行進(jìn)位，它的缺點(diǎn)是運(yùn)算速度慢，但其電路比較簡單，因此在對運(yùn)算速度要求不高的設(shè)備中，仍不失為一種可取的全加器。T692集成加法器就是這種串行加法器。

　　圖3 例1的邏輯圖

　　二進(jìn)制加法器

　　一、多位二進(jìn)制加法器

　　多位二進(jìn)制加法電路種類很多，如四位并行輸入串行進(jìn)位加法電路，如圖所示：

　　這種加法運(yùn)算的速度是比較低的，在最不利的情況下，每做一次加法運(yùn)算，需要經(jīng)過4個全加器的傳輸延遲時間，才能得到穩(wěn)定可靠的運(yùn)算結(jié)果。

　　二、中規(guī)模集成超前進(jìn)位加法器

　　為提高運(yùn)算速度，必須設(shè)法減小或消除由于進(jìn)位信號逐級傳遞所消耗的時間。那么高的進(jìn)位輸入信號能否在相加運(yùn)算開始時就知道呢？因為第i位的進(jìn)位輸入信號是兩個加數(shù)中第i-1位以下各位數(shù)據(jù)的函數(shù)，即有：