模數(shù)轉(zhuǎn)換器時(shí)鐘優(yōu)化：測(cè)試工程觀點(diǎn)

系統(tǒng)時(shí)鐘優(yōu)化可以提升系統(tǒng)的性能，但也頗具挑戰(zhàn)性。為模數(shù)轉(zhuǎn)換器設(shè)計(jì)抖動(dòng)為350飛秒（fs）的編碼電路是相對(duì)容易的，但這是否能夠滿足當(dāng)今的高速需求？例如，測(cè)試AD9446-100（16 bit 100 MHz ADC）時(shí)，在Nyquist區(qū)使用100 MHz的采樣時(shí)鐘頻率，350 fs的抖動(dòng)將使信噪比（SNR）下降約3 dB。如果在第三Nyquist域中使用105 MHz的模擬輸入信號(hào)測(cè)試相同的設(shè)備，SNR下降可達(dá)10 dB。為了將時(shí)鐘抖動(dòng)減少到100 fs或更少，設(shè)計(jì)者需要理解時(shí)鐘抖動(dòng)來(lái)自哪里，以及ADC能夠允許多大的抖動(dòng)。如果在電路設(shè)計(jì)完成后才發(fā)現(xiàn)時(shí)鐘電路性能受抖動(dòng)的限制，并且在設(shè)計(jì)階段中本可以很容易地避免該問(wèn)題發(fā)生，這時(shí)已經(jīng)太晚了。

在這里我們將討論相關(guān)的時(shí)鐘參數(shù)和方法以實(shí)現(xiàn)高速轉(zhuǎn)換器預(yù)期的性能，為此要用到一些技術(shù)訣竅和經(jīng)驗(yàn)。首先從典型的ADC時(shí)鐘方案開(kāi)始，如圖1中所示，我們將焦點(diǎn)放在信號(hào)鏈路中每一級(jí)的可用于優(yōu)化時(shí)鐘的技術(shù)，并且指明一些應(yīng)避免使用的常用技術(shù)。

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圖1. 典型的時(shí)鐘信號(hào)鏈路

什么是抖動(dòng)？
抖動(dòng)是系統(tǒng)時(shí)鐘電路設(shè)計(jì)中最重要的參數(shù)，因此了解某些基礎(chǔ)知識(shí)并且理解術(shù)語(yǔ)的含義是十分重要的。許多技術(shù)文獻(xiàn)描述了關(guān)于抖動(dòng)的十分精確的數(shù)學(xué)模型，但是設(shè)計(jì)性能優(yōu)良的轉(zhuǎn)換器并非全部取決于精確的抖動(dòng)描述。設(shè)計(jì)人員必須理解抖動(dòng)如何進(jìn)入系統(tǒng)以及如何使抖動(dòng)的影響最小。

抖動(dòng)是時(shí)鐘邊沿的位置變化，這將產(chǎn)生定時(shí)誤差，直接導(dǎo)致轉(zhuǎn)換幅度精度的誤差（圖2a）。模擬輸入頻率的增加導(dǎo)致輸入信號(hào)的斜率增加，這將使轉(zhuǎn)換誤差放大（圖2b）。應(yīng)當(dāng)注意，轉(zhuǎn)換誤差的度量是相對(duì)的，10 bit器件0.5 LSB（最低有效位）的轉(zhuǎn)換誤差等效于16 bit器件32 LSB的誤差。這意味著隨著ADC分辨率和模擬輸入頻率的增加，抖動(dòng)變得更加引人注意。

圖2. 轉(zhuǎn)換誤差是時(shí)鐘抖動(dòng)和模擬輸入頻率的函數(shù)

直觀上看，它們之間的關(guān)系是非常明顯的，因此工程師可以通過(guò)分析ADC性能和編碼時(shí)鐘抖動(dòng)之間的關(guān)系，最終確定可接受的抖動(dòng)量。式1定義了理想ADC（具有無(wú)窮大分辨率）SNR（dB）與頻率的關(guān)系，而式2定義了N（10、12、14或16）bit理想ADC的SNR（dB）。

參看圖3的斜線

參看圖3的水平線

圖3是由這兩個(gè)公式畫(huà)出的曲線圖。用戶可以在曲線交點(diǎn)處確定給定模擬輸入信號(hào)頻率時(shí)可容忍的總時(shí)鐘抖動(dòng)量。在低頻下，精度受到轉(zhuǎn)換器分辨率的限制。然而，隨著輸入信號(hào)頻率的增加，在大于某個(gè)頻點(diǎn)之后，ADC的性能將受控于系統(tǒng)的總時(shí)鐘抖動(dòng)。位于該頻點(diǎn)左側(cè)的輸入信號(hào)頻率，無(wú)須考慮小抖動(dòng)的問(wèn)題。

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圖3. 理想ADC的SNR vs. 模擬輸入信號(hào)頻率和抖動(dòng)

然而，如果信號(hào)頻率在該頻點(diǎn)附近或者在其右側(cè)，則必須降低頻率或分辨率，或者必須提高抖動(dòng)指標(biāo)。因此，抖動(dòng)越大，SNR性能受控于時(shí)鐘系統(tǒng)抖動(dòng)的頻點(diǎn)就越低。

例如，如果使用具有350 fs抖動(dòng)的時(shí)鐘測(cè)試14 bit ADC，為了避免性能下降，輸入信號(hào)頻率必須低于35 MHz（14 bit水平線與350 fs斜線的交點(diǎn)）。如果抖動(dòng)為100 fs，則輸入信號(hào)頻率可以達(dá)到125 MHz。

實(shí)際上，當(dāng)模擬測(cè)試頻率接近交點(diǎn)時(shí)，使用該一階近似的簡(jiǎn)化模型便喪失了有效性。為了全面地理解時(shí)鐘抖動(dòng)對(duì)ADC性能的影響，除了分辨率以外，還要考慮量化噪聲和模擬輸入幅度（式3，基于參考文獻(xiàn)9）。

其中

例如，假設(shè)ADC具有0.5 LSB的量化噪聲，并且在測(cè)試時(shí)模擬輸入幅度比滿刻度低0.5 dB。圖4結(jié)合了式2和式3，相比于簡(jiǎn)化模型，編碼時(shí)鐘抖動(dòng)將在更低的頻率處影響SNR性能。

圖4. SNR是模擬輸入頻率、時(shí)鐘抖動(dòng)和量化噪聲的函數(shù)

前面的示例中，模擬輸入信號(hào)頻率接近35 MHz時(shí)，具有350 fs抖動(dòng)的時(shí)鐘不會(huì)影響14 bit ADC的SNR。但是在考慮量化噪聲、輸入信號(hào)頻率和輸入幅度的影響后，10 MHz的信號(hào)頻率就應(yīng)被注意。同樣地，抖動(dòng)為100 fs的時(shí)鐘會(huì)在低于100 MHz的頻率下引起SNR的下降。

消除抖動(dòng)
在回顧有關(guān)抖動(dòng)的基礎(chǔ)知識(shí)之后，我們將考慮抖動(dòng)的源。能夠使得ADC時(shí)鐘沿變換的任何因素都將引入或影響抖動(dòng)。這些因素包括串?dāng)_、EMI（電磁干擾）、地效應(yīng)和電源噪聲。

串?dāng)_引起的抖動(dòng)可以出現(xiàn)在任意兩條相鄰的走線上。如果一條走線承載信號(hào)，而附近的平行走線承載變化的電流，則信號(hào)走線中會(huì)感生電壓。如果該信號(hào)是時(shí)鐘信號(hào)，則時(shí)鐘邊沿發(fā)生點(diǎn)的時(shí)刻將發(fā)生變化。

EMI輻射引發(fā)敏感信號(hào)走線上的抖動(dòng)。EMI由開(kāi)關(guān)電源、高壓輸電線、RF信號(hào)和其他類(lèi)似的源產(chǎn)生。與串?dāng)_類(lèi)似，EMI通過(guò)電磁耦合調(diào)整了信號(hào)或時(shí)鐘的時(shí)序。

圖5說(shuō)明了電磁干擾對(duì)SNR的影響。藍(lán)色曲線表示AD9446基線SNR vs. 頻率的關(guān)系，其中AD9446使用外部時(shí)鐘和線性電源。時(shí)鐘未以任何方式連接到評(píng)估板。紅色曲線給出了將相同的時(shí)鐘電路固定或焊接到評(píng)估板后出現(xiàn)的性能下降，其中時(shí)鐘電路由開(kāi)關(guān)電源供電。綠色曲線給出了，如果對(duì)電源噪聲進(jìn)行濾波，則可以顯著改善轉(zhuǎn)換器的性能。

圖5. 轉(zhuǎn)換器性能 vs. 振蕩器電源配置和頻率

由開(kāi)關(guān)電流或者不適當(dāng)?shù)慕拥匾鸬牡貜椧部赡軒?lái)抖動(dòng)。當(dāng)許多門(mén)電路同時(shí)切換時(shí)，開(kāi)關(guān)電流會(huì)變大。這可能在電源平面和地平面上產(chǎn)生電流尖峰，使時(shí)鐘電路的閾值電壓或模擬輸入信號(hào)的電平移位。例如：

考慮PCB走線和接收門(mén)電路的輸入端，門(mén)電路輸出會(huì)具有10 pF的負(fù)載。當(dāng)門(mén)電路切換時(shí)，10 mA的動(dòng)態(tài)電流流入或流出每個(gè)輸出端。[10 mA得自10 pF×1 V/ns，即CMOS門(mén)電路的典型擺率（I=C dV/dt）。] 因此，如果12個(gè)門(mén)電路同時(shí)切換，則動(dòng)態(tài)電流可能累積達(dá)到120 mA。這將需要電源引腳提供很大的電流尖峰，而其中一個(gè)引腳是接地的。由引線電阻引起的瞬時(shí)壓降（跳動(dòng)）將影響所有以該引線作為參考地的電路。

為了減少這些源引起的抖動(dòng)，應(yīng)使用良好的布線和適當(dāng)?shù)碾娐凡季?。重要的一點(diǎn)是將模擬電路和數(shù)字電路限制在其各自的區(qū)域中。為確保良好的隔離，每個(gè)電路層都應(yīng)遵循該原則。理解回流如何相對(duì)于源來(lái)流動(dòng)以及如何避免模擬和數(shù)字電路之間的越界或交叉是十分重要的?？偠灾?，必須使敏感的模擬輸入和時(shí)鐘走線遠(yuǎn)離其他電路和走線，以免受到這些電路和走線的影響。

改善抖動(dòng)意味著改善擺率
前面已討論了抖動(dòng)的基礎(chǔ)知識(shí)及其可能帶來(lái)的影響，現(xiàn)在的問(wèn)題是：如何改進(jìn)系統(tǒng)時(shí)鐘或時(shí)鐘電路以減少抖動(dòng)？

回顧之前的討論，當(dāng)抖動(dòng)出現(xiàn)在轉(zhuǎn)換過(guò)程或者時(shí)鐘的閾值周期中時(shí)，抖動(dòng)或噪聲僅能破壞ADC的時(shí)序，如圖6中所示。通過(guò)增加擺率使該邊沿（并且因此使閾值周期）更快，將會(huì)使閾值周期中可能出現(xiàn)噪聲的時(shí)間量變小，并使引入系統(tǒng)中的rms（均方根）抖動(dòng)量變小。

圖6. 差分時(shí)鐘的閾值/轉(zhuǎn)換區(qū)域的放大示圖

應(yīng)當(dāng)注意，擺率的增加不會(huì)影響原始信號(hào)質(zhì)量，僅會(huì)影響通過(guò)閾值區(qū)域的轉(zhuǎn)換時(shí)間。為了證實(shí)這一點(diǎn)，參考圖2b。應(yīng)當(dāng)注意，信號(hào)擺動(dòng)越快，在轉(zhuǎn)換區(qū)域中花費(fèi)的時(shí)間就越少。圖7說(shuō)明了抖動(dòng)和擺率之間成反比。與前面的示例結(jié)合考慮，對(duì)于12 bit ADC，輸入信號(hào)為70 MHz時(shí)抖動(dòng)最少為100 fs rms，對(duì)應(yīng)擺率為1V/ns。

圖7. RMS抖動(dòng) vs. 擺率