時(shí)鐘的制作注意事項(xiàng)：“脈搏”的傳遞

上一章介紹了時(shí)鐘產(chǎn)生的幾種方式以及每種方式對(duì)應(yīng)的應(yīng)用場(chǎng)景。今天講一下產(chǎn)生的時(shí)鐘是怎樣傳遞出去到每個(gè)應(yīng)用這些時(shí)鐘信號(hào)的器件，你可以把這個(gè)過程看作是人體的脈搏。我們分幾種場(chǎng)景來看：

多數(shù)的邏輯功能都依賴時(shí)鐘的邊沿對(duì)數(shù)據(jù)進(jìn)行判決

我們先說一下器件內(nèi)部時(shí)鐘的使用：

比如MCU - 在器件內(nèi)部直接產(chǎn)生或者配合外接的振蕩電路產(chǎn)生，就地使用，你不需要關(guān)心這些時(shí)鐘信號(hào)在內(nèi)部是如何使用的，那是IC設(shè)計(jì)工程師的事情，他們做的事情就類似FPGA邏輯編程一樣，不過對(duì)于使用這些器件的工程師 - 軟件工程師、系統(tǒng)工程師，不需要關(guān)心這些細(xì)節(jié)。你只需要編寫程序，讓自己要實(shí)現(xiàn)的功能通過一條條的指令去執(zhí)行就可以了。

MCU接上振蕩電路動(dòng)起來，你只需要專注于編程就可以了

比如FPGA - 幾乎內(nèi)部所有的功能都需要不同頻率、不同相位時(shí)鐘的參與，而這些時(shí)鐘可能都來自于同一個(gè)時(shí)鐘源，因此時(shí)序（Timing）可以說是FPGA工程師最頭疼的問題 - 無論是最基本的時(shí)序邏輯還是狀態(tài)機(jī)，Debug的工作重心其實(shí)就是查找時(shí)序上出現(xiàn)的問題。在FPGA使用時(shí)鐘過程中你可能需要應(yīng)對(duì)以下的幾個(gè)問題：

通過內(nèi)部的邏輯產(chǎn)生你所需要的不同頻率、不同相位的時(shí)鐘信號(hào)

通過PLL生成高速的時(shí)鐘，畢竟外接或者自身振蕩產(chǎn)生的時(shí)鐘信號(hào)頻率不會(huì)太高，而FPGA內(nèi)部的邏輯需要更高速地運(yùn)行，因此目前主流的FPGA都會(huì)自帶幾個(gè)PLL甚至DLL

通過PLL進(jìn)行相位的調(diào)整。內(nèi)部的邏輯門一定會(huì)有傳輸延遲，在你需要相位精確要求的邏輯電路可以使用PLL來獲取你所需要的相位時(shí)鐘

通過PLL做精確的相位調(diào)整

通過PLL也可以進(jìn)行時(shí)鐘占空比的調(diào)整

通過PLL也可以消除參考時(shí)鐘上的噪聲和抖動(dòng)（jitter）

時(shí)鐘信號(hào)的相位和周期抖動(dòng)示意