CTO專訪：合見(jiàn)工軟深化產(chǎn)品布局 加速國(guó)產(chǎn)EDA技術(shù)革新

作為貫穿于集成電路設(shè)計(jì)、制造、封測(cè)等環(huán)節(jié)的戰(zhàn)略基礎(chǔ)支柱之一，EDA已成為國(guó)內(nèi)無(wú)法繞開(kāi)的“卡脖子”環(huán)節(jié)，也是國(guó)內(nèi)半導(dǎo)體業(yè)必須攻克的環(huán)節(jié)。
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近年來(lái)，隨著國(guó)家政策、資本以及生態(tài)的多重利好助力，國(guó)內(nèi)EDA產(chǎn)業(yè)步入快車道，國(guó)產(chǎn)EDA工具在設(shè)計(jì)、制造和封裝領(lǐng)域多點(diǎn)開(kāi)花。作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，上海合見(jiàn)工業(yè)軟件集團(tuán)有限公司（以下簡(jiǎn)稱“合見(jiàn)工軟”）正式運(yùn)營(yíng)一年多，已經(jīng)發(fā)布了多款EDA產(chǎn)品和解決方案，包括數(shù)字仿真器、FPGA原型驗(yàn)證系統(tǒng)、仿真調(diào)試工具、驗(yàn)證效率提升平臺(tái)、系統(tǒng)級(jí)IP驗(yàn)證方案、先進(jìn)封裝協(xié)同設(shè)計(jì)環(huán)境、電子設(shè)計(jì)數(shù)據(jù)管理平臺(tái)等，在高難度的數(shù)字驗(yàn)證、協(xié)同設(shè)計(jì)等領(lǐng)域率先實(shí)現(xiàn)了突圍。
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應(yīng)對(duì)設(shè)計(jì)新需求 深化產(chǎn)品布局
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后摩爾時(shí)代諸多新興應(yīng)用的興起，如AI、GPGPU、HPC等芯片開(kāi)發(fā)已成為市場(chǎng)熱點(diǎn)，這對(duì)芯片的規(guī)模、性能的要求日益走高。合見(jiàn)工軟CTO賀培鑫表示：“為了滿足對(duì)復(fù)雜功能的需求，我們可以看到市場(chǎng)上的大部分芯片采用多核結(jié)構(gòu)；同時(shí)隨著工藝節(jié)點(diǎn)已趨近極限，晶圓廠已經(jīng)在探索是否能突破2納米甚至1納米的標(biāo)線。為了追求PPA和成本的最優(yōu)解，采用多Die的Chiplet成為芯片設(shè)計(jì)的主流結(jié)構(gòu)。因此，多核多Die是時(shí)下芯片設(shè)計(jì)的趨勢(shì)?！?br />
賀培鑫指出，合見(jiàn)工軟選擇驗(yàn)證作為EDA工具的首先突破點(diǎn)，也是綜合考量了芯片設(shè)計(jì)公司在這一趨勢(shì)下面臨的諸多復(fù)雜難題。
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第一，驗(yàn)證復(fù)雜度呈幾何倍數(shù)的增長(zhǎng)。“舉個(gè)例子，我們可以看到業(yè)內(nèi)的大規(guī)模SoC已從過(guò)去的8核、16核發(fā)展到現(xiàn)在的64核，規(guī)模一直在翻倍。由于多核復(fù)用，設(shè)計(jì)復(fù)雜度并不會(huì)隨著規(guī)模的增長(zhǎng)而翻倍；然而多核之間的互連使得驗(yàn)證的復(fù)雜度隨著規(guī)模成比例增長(zhǎng)?！?br />
第二，驗(yàn)證的成本（時(shí)間、人力）高速增長(zhǎng)。“過(guò)去開(kāi)發(fā)一款芯片，一般2個(gè)設(shè)計(jì)工程師需要配1個(gè)驗(yàn)證工程師；現(xiàn)在開(kāi)發(fā)一款大規(guī)模芯片，1個(gè)設(shè)計(jì)工程師要配2-3個(gè)驗(yàn)證工程師，同時(shí)驗(yàn)證的時(shí)間也更長(zhǎng)。”
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第三，驗(yàn)證工具越來(lái)越多樣化?！氨热缭谛酒O(shè)計(jì)初期，采用數(shù)字仿真器一秒鐘跑一個(gè)時(shí)鐘周期，隨著設(shè)計(jì)推進(jìn)到下一階段，我們需要更高的頻率來(lái)覆蓋更大的設(shè)計(jì)規(guī)模，這時(shí)我們需要采用不同的驗(yàn)證工具，原型驗(yàn)證系統(tǒng)一秒鐘可以跑一百萬(wàn)個(gè)時(shí)鐘周期，這樣就快了一百萬(wàn)倍。再如，設(shè)計(jì)中的某個(gè)區(qū)塊在很多測(cè)試用例下出現(xiàn)的bug特別多，此時(shí)就需要形式驗(yàn)證工具窮盡所有可能性去修復(fù)這些bug。因而一個(gè)設(shè)計(jì)在不同的場(chǎng)景下是需要多款驗(yàn)證工具來(lái)支撐的?！?br /> ?
只有解決驗(yàn)證上的復(fù)雜難題才能幫助國(guó)內(nèi)芯片公司設(shè)計(jì)出具有國(guó)際競(jìng)爭(zhēng)力的產(chǎn)品。此外，僅考慮多核是不夠的，為了對(duì)芯片開(kāi)發(fā)實(shí)現(xiàn)完整的EDA工具支撐，對(duì)于采用多Die結(jié)構(gòu)的Chiplet，合見(jiàn)工軟也在先進(jìn)封裝設(shè)計(jì)、板級(jí)設(shè)計(jì)領(lǐng)域進(jìn)行了相應(yīng)的布局。
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實(shí)現(xiàn)新突破 彰顯新價(jià)值
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要實(shí)現(xiàn)國(guó)產(chǎn)EDA驗(yàn)證工具的突破，賀培鑫認(rèn)為，最重要的是要在規(guī)模、性能和自動(dòng)化層面全面提升。合見(jiàn)工軟去年推出了FPGA原型驗(yàn)證系統(tǒng)，今年6月發(fā)布了UV APS全新功能升級(jí)版。
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從規(guī)模上看，相比業(yè)界同類工具支持8-48顆FPGA容量，UV APS能夠支持高達(dá)100顆VU19P FPGA的級(jí)聯(lián)。
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從性能上看，APS Compiler采用全路徑的時(shí)序驅(qū)動(dòng)（Timing Driven）分割技術(shù)，相比一般只考慮切面大小（Cut-size Driven）的分割技術(shù)，APS Compiler可以充分考慮到FPGA間的連線和時(shí)序路徑之間的關(guān)系，通過(guò)采用TDM（時(shí)分復(fù)用）技術(shù)，識(shí)別并考慮每一根穿過(guò)FPGA的信號(hào)所在時(shí)鐘域的頻率，選擇最佳的時(shí)分復(fù)用比例，優(yōu)化FPGA之間的跳數(shù)，實(shí)現(xiàn)邏輯電路運(yùn)行速度最快的結(jié)果，TDM的范圍可以做到1-1024。
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從自動(dòng)化程度來(lái)看，對(duì)于FPGA不能支持的設(shè)計(jì)單元，比如多端口存儲(chǔ)（Multi-port Memory）、多維數(shù)組、跨模塊引用（XMR）、三態(tài)門（Tri-state）等，業(yè)界一些主流工具會(huì)要求用戶修改RTL代碼，而UV APS則可實(shí)現(xiàn)自動(dòng)化轉(zhuǎn)換。
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賀培鑫談到：“除此之外，還有很多值得探索的技術(shù)點(diǎn)。我們熟知的硬件仿真技術(shù)有基于FPGA和ASIC兩種，后者的編譯時(shí)間相對(duì)較快，因?yàn)锳SIC只需要把RTL設(shè)計(jì)轉(zhuǎn)換成處理器的指令；而前者的仿真運(yùn)行速度更快，因?yàn)镕PGA可以迅速啟動(dòng)Linux，且功耗小；ASIC通常需要采用水冷卻的辦法，價(jià)格昂貴，約為FPGA的四倍。因此，在設(shè)計(jì)不夠成熟、規(guī)模較小的階段，需要頻繁迭代，ASIC原型驗(yàn)證技術(shù)由于其編譯時(shí)間短，優(yōu)勢(shì)會(huì)更突出；在設(shè)計(jì)達(dá)到一定成熟度、規(guī)模較大的階段，F(xiàn)PGA原型驗(yàn)證技術(shù)由于其仿真運(yùn)行速度快，會(huì)更具優(yōu)勢(shì)。所以說(shuō)沒(méi)有哪一種技術(shù)具有全面的絕對(duì)性優(yōu)勢(shì)，我們需要繼續(xù)探索更優(yōu)化的方法，打磨更好的工具，以支持客戶開(kāi)發(fā)更高性能的產(chǎn)品?！?br /> ?
另外，要應(yīng)對(duì)Chiplet在先進(jìn)封裝的挑戰(zhàn)，打破在復(fù)雜多維空間系統(tǒng)級(jí)設(shè)計(jì)互連，實(shí)現(xiàn)數(shù)據(jù)的一致性和信號(hào)、電源、熱、應(yīng)力的完整性，合見(jiàn)工軟在去年發(fā)布了先進(jìn)封裝協(xié)同設(shè)計(jì)環(huán)境之后，今年6月又推出了UVI功能增強(qiáng)版。
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賀培鑫指出，此次發(fā)布的增強(qiáng)版首次真正意義上實(shí)現(xiàn)了系統(tǒng)級(jí)Sign-off功能，可在同一設(shè)計(jì)環(huán)境中導(dǎo)入多種格式的IC、Interposer、Package和PCB數(shù)據(jù)，支持全面的系統(tǒng)互連一致性檢查（System-Level LVS），同時(shí)在檢查效率、圖形顯示、靈活度與精度上都有大幅提升。

UVI能夠基于物理、圖形和數(shù)據(jù)等信息，根據(jù)不同應(yīng)用需求，自動(dòng)產(chǎn)生系統(tǒng)級(jí)互連關(guān)系網(wǎng)表、互連錯(cuò)誤信息、網(wǎng)絡(luò)斷開(kāi)類型及互連疊層信息等關(guān)鍵報(bào)告。這也使得其在處理大規(guī)?；ミB管腳數(shù)據(jù)時(shí)十分迅速，無(wú)論是命名一致性檢查、鏈路通斷檢查還是管腳缺失互連檢查，對(duì)于60萬(wàn)Pin的規(guī)模都可以在5秒內(nèi)完成，并且可以支持一對(duì)多Pin的基于面積算法的互連檢查?！伴_(kāi)發(fā)人員利用UVI可以簡(jiǎn)化設(shè)計(jì)流程、提升工作效率、提高設(shè)計(jì)質(zhì)量、精準(zhǔn)定位設(shè)計(jì)錯(cuò)誤，并覆蓋所有節(jié)點(diǎn)和網(wǎng)絡(luò)的檢查。”
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夯實(shí)產(chǎn)品技術(shù) 培養(yǎng)EDA人才
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賀培鑫認(rèn)為：“一款工具要獲得市場(chǎng)認(rèn)可是需要時(shí)間的，用戶希望獲得性能穩(wěn)定的產(chǎn)品，因此我們?cè)谕瞥鲂鹿ぞ叩耐瑫r(shí)，還會(huì)在已發(fā)布的產(chǎn)品上做持續(xù)優(yōu)化升級(jí)，和國(guó)內(nèi)用戶成為緊密的共贏伙伴，打造世界級(jí)芯片。業(yè)界主流的工具雖然相對(duì)比較成熟，但有一定的歷史包袱，經(jīng)過(guò)二三十年的迭代相當(dāng)于是疊床架屋負(fù)重前行。合見(jiàn)工軟可以基于最新的方法論從頭打造產(chǎn)品，在這樣的基礎(chǔ)上做優(yōu)化會(huì)更快，因此我們有信心趕上并超過(guò)業(yè)界成熟工具?！?br /> ?
圍繞EDA產(chǎn)品路線，合見(jiàn)工軟將在驗(yàn)證全流程領(lǐng)域持續(xù)發(fā)力，F(xiàn)PGA原型驗(yàn)證系統(tǒng)預(yù)計(jì)在年底前進(jìn)一步提升性能，在硬件仿真器、調(diào)試領(lǐng)域加快布局；在先進(jìn)封裝設(shè)計(jì)領(lǐng)域，協(xié)同設(shè)計(jì)優(yōu)化持續(xù)進(jìn)階。
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在培養(yǎng)EDA人才方面，“合見(jiàn)工軟的團(tuán)隊(duì)中有很多人在全球EDA領(lǐng)域打拼了二三十年，積累了很多前沿技術(shù)和行業(yè)實(shí)踐經(jīng)驗(yàn)，我們很希望把這些經(jīng)驗(yàn)分享給國(guó)內(nèi)熱愛(ài)半導(dǎo)體行業(yè)的莘莘學(xué)子，為國(guó)內(nèi)培養(yǎng)EDA專業(yè)人才。我非常愿意貢獻(xiàn)自己的一份力量，幫助他們學(xué)習(xí)、快速成長(zhǎng)，打造EDA更好的未來(lái)。”