SystemVerilog中的“const”類屬性

SystemVerilog中可以將類屬性聲明為常量，即“只讀”。目的就是希望，別人可以讀但是不能修改它的值。

這個(gè)需求可以通過const關(guān)鍵字實(shí)現(xiàn)。如果在類屬性聲明前面加上了cons關(guān)鍵字，那么在仿真運(yùn)行過程中，這個(gè)變量的值無(wú)法被修改。

const變量的初始值可以在聲明的時(shí)候，也可以在類的構(gòu)造函數(shù)中初始化。

?

class packet;
 const int serialNum = 'h1234; 
 const int packetID; 
 //serialNum = 'hf; //COMPILE ERROR
 //packetID = 'hff; //COMPILE ERROR
 //constructor
 function new;
 packetID = 'h4567;
 //const assignment in the constructor
 endfunction
 
 function void disp(input int packetID);
 $display("From packet");
 $display("	 serialNum = %h",this.serialNum);
 $display("	 packetID = %h",this.packetID);
 endfunction
 
 endclass
 
 class eth_packet extends packet;
 function new;
 super.new;
 //Instance constant cannot be re-initialized.
 //packetID = 'h ff; //COMPILE ERROR
 endfunction
 
 function void eth_disp;
 super.disp(packetID);
 endfunction
 endclass
 
 module class_TOP( );
 initial begin
 
 eth_packet e1;
 e1 = new( );
 e1.eth_disp;
 end
 endmodule

?

仿真log:

?

From packet
 serialNum = 00001234
 packetID = 00004567
 V C S S i m u l a t i o n R e p o r t

?

在上面的示例中，我們聲明了2個(gè)常量。
“serialNum” ：在聲明的時(shí)候初始化；
“packetID”：在構(gòu)造函數(shù)中初始化。

所以后面對(duì)常量賦值會(huì)導(dǎo)致編譯錯(cuò)誤。

　　審核編輯：湯梓紅