基于Verilog－HDL描述的多用途步進(jìn)電機(jī)控制芯片的設(shè)計(jì)

【摘　要】　介紹了一種基于Verilog－HDL描述的多功能步進(jìn)電機(jī)控制芯片的可綜合方案，該方案可方便地構(gòu)成兩相雙極或四相單極步進(jìn)電機(jī)的控制系統(tǒng)。外接元件極少，只需給定時(shí)鐘、轉(zhuǎn)向以及工作模式信號(hào)，就可使系統(tǒng)工作。該方案采用模塊化設(shè)計(jì)，可擴(kuò)展性好，為步進(jìn)電機(jī)的低成本控制提供了一種新的思路和實(shí)現(xiàn)方法。
　　　關(guān)鍵詞：ispLSI器件，Verilog┐HDL，四相步進(jìn)電機(jī)

1　引　言
　　步進(jìn)電機(jī)是一種將數(shù)字信號(hào)轉(zhuǎn)換為角位移或線性位移的控制驅(qū)動(dòng)裝置。它的速度和控制脈沖嚴(yán)格同步，響應(yīng)速度極快，有較高的重復(fù)定位精度，大量應(yīng)用在精密控制的場(chǎng)合。
　　常用的步進(jìn)電機(jī)控制系統(tǒng)，采用微機(jī)控制，用軟件實(shí)現(xiàn)其步進(jìn)脈沖的產(chǎn)生。這種方法程序量大，占用CPU時(shí)間較多，限制了步進(jìn)電機(jī)速度的進(jìn)一步提高，而且軟件方式的抗干擾性能較差，在EMI較嚴(yán)重的場(chǎng)合其可靠性不如純硬件電路。在硬件中，環(huán)形分配器邏輯關(guān)系復(fù)雜，用傳統(tǒng)的分立元件實(shí)現(xiàn)，電路規(guī)模大，連接線復(fù)雜，靈活性差，功耗較大，其系統(tǒng)可靠性也不盡人意。
　　ISP（In－system Programming）技術(shù)是由Lattice半導(dǎo)體公司首先提出的一種新技術(shù)，它以大規(guī)?？?a target="_blank">編程邏輯器件為核心，具有對(duì)電子器件、電路板、甚至整個(gè)電子系統(tǒng)的邏輯和功能進(jìn)行動(dòng)態(tài)重組的能力。它可以取代幾乎所有的74系列芯片，可根據(jù)需要自主配置其硬件資源，電路功耗低，是硬件軟件化的關(guān)鍵。
　　　　傳統(tǒng)的電子系統(tǒng)設(shè)計(jì)，多采用原理圖輸入，過程復(fù)雜，只能從結(jié)構(gòu)上對(duì)電路進(jìn)行描述，設(shè)計(jì)靈活性差?，F(xiàn)代的EDA／ESDA設(shè)計(jì)工具，均采用HDL（HardwareDescription Language）作為設(shè)計(jì)輸入，它可以從電路行為級(jí)開始建模，設(shè)計(jì)效率高，靈活性強(qiáng)。VHDL是國(guó)際上第一個(gè)標(biāo)準(zhǔn)化的HDL（IEEE－1076），而VerilogHDL是1995年實(shí)現(xiàn)標(biāo)準(zhǔn)化的新HDL標(biāo)準(zhǔn)（IEEE－1364），其描述方式接近C語言，編寫風(fēng)格簡(jiǎn)明，代碼效率高，并支持模擬仿真。用它描述的步進(jìn)電機(jī)控制系統(tǒng)，結(jié)構(gòu)明晰，可擴(kuò)展性好。經(jīng)綜合生成網(wǎng)表下載后就可生成硬件電路。
2　芯片設(shè)計(jì)思想概述
2．1　總體架構(gòu)
　　整個(gè)芯片采用模塊化設(shè)計(jì)方式，TOP－DOWN的設(shè)計(jì)方法。
　　該芯片共有三種驅(qū)動(dòng)工作模式：波驅(qū)動(dòng)（Wave）模式、半步驅(qū)動(dòng)（Half Step）式，全步模式。
　　波驅(qū)動(dòng)模式也稱四相單四拍工作模式，電機(jī)的四個(gè)繞組分別輪流通電；全步模式也稱四相雙四拍工作模式，每一時(shí)刻，電機(jī)總有兩相繞組同時(shí)通電；半步模式也稱四相八拍控制方式。這種工作模式下，步進(jìn)電機(jī)每一步的步距僅為全步模式的一半，常用于精密定位。
　　上述三種工作模式由芯片的模式輸入（mode）指定切換。芯片上還配置正反轉(zhuǎn)輸出控制（fw），復(fù)位控制（rst）和緊急停車控制（en）。芯片結(jié)構(gòu)示意圖見圖1。

2．2　各部分功能分析
　　脈沖產(chǎn)生部分：該部分實(shí)際上是一系列特殊的計(jì)數(shù)器，每當(dāng)CP時(shí)鐘的上升沿到來時(shí)，計(jì)數(shù)器輸出下一狀態(tài)，驅(qū)動(dòng)步進(jìn)電機(jī)。
　　時(shí)鐘控制部分：該部分實(shí)際上是帶輸入控制的同相門。當(dāng)en＝0時(shí)，門被封鎖，輸出高阻態(tài)；en＝1時(shí)，門打開，CP通過該門輸入。該部分可用作停車控制。與MCU接口時(shí)，CP可由單獨(dú)的振蕩電路提供，MCU不用干預(yù)CP的產(chǎn)生，可節(jié)省MCU時(shí)間。
　　輸入輸出邏輯控制：該部分包括輸出選擇，模式選擇，復(fù)位控制，方向控制，全橋驅(qū)動(dòng)抑制信號(hào)控制。這一部分在設(shè)計(jì)的頂層模塊中描述。
3　各模塊的設(shè)計(jì)
　　根據(jù)各部分的功能，將全系統(tǒng)分為脈沖產(chǎn)生模塊、時(shí)鐘控制模塊和頂層模塊三部分。
各模塊關(guān)系如圖2所示。 3．1　脈沖產(chǎn)生電路的設(shè)計(jì)
　　根據(jù)步進(jìn)電機(jī)三種不同驅(qū)動(dòng)方式的特點(diǎn)，列出驅(qū)動(dòng)口的真值表，利用狀態(tài)機(jī)的方法建立相應(yīng)模型。
　　在Verilog語言中，可以將時(shí)鐘信號(hào)上升沿設(shè)置為觸發(fā)的敏感事件，用case語句實(shí)現(xiàn)狀態(tài)的轉(zhuǎn)移，由if－else檢測(cè)正反轉(zhuǎn)控制信號(hào)和rst信號(hào)。每當(dāng)cp的上升沿到來時(shí)，電路輸出下一狀態(tài)。fw＝1時(shí)，電機(jī)正轉(zhuǎn)，fw＝0反轉(zhuǎn)，rst＝0時(shí)輸出復(fù)位，rst＝1時(shí)正常工作。每個(gè)Verilog模塊以module開頭，以endmodule結(jié)束。

　　下面給出半步驅(qū)動(dòng)模式源程序：


　　以上程序是否滿足設(shè)計(jì)功能要求呢？為此，我們編寫了測(cè)試程序，并在Active－HDL仿真平臺(tái)下進(jìn)行功能驗(yàn)證。由于各模塊功能引腳類似，下面只給出半步驅(qū)

　　其仿真波形如圖3所示。

　　由仿真波形可見，滿足設(shè)計(jì)的功能要求。
3．2　時(shí)鐘控制模塊設(shè)計(jì)
　　本電路是時(shí)鐘信號(hào)傳輸?shù)耐ǖ溃娐窌r(shí)鐘輸出端cpd接至脈沖輸入cp端。當(dāng)en＝1時(shí)，系統(tǒng)正常工作，cpd＝cp；en＝0時(shí)，cpd輸出高阻態(tài)，無時(shí)鐘脈沖輸入到脈沖產(chǎn)生器。en可作為緊急停車控制。
　　源程序如下：

3．3　驅(qū)動(dòng)抑制信號(hào)的設(shè)計(jì)
　　　　在本設(shè)計(jì)中，輸出驅(qū)動(dòng)采用L298高壓大電流雙H橋芯片，輸入為邏輯電平，具有輸入抑制功能。下面以兩相雙極步進(jìn)電機(jī)接法來說明驅(qū)動(dòng)抑制信號(hào)的作用。
　　L298可接入Rs作為電流反饋。正常工作時(shí)（A＝1，B＝0），電流通路為Vss－Q1－L－Q4－Vdd。由驅(qū)動(dòng)波形分析可知，在波驅(qū)動(dòng)和半步模式下，當(dāng)換流時(shí)（A＝B＝0），Q4沒有關(guān)斷，續(xù)流通道Vdd－D2－L－Q4－Rs－Vdd，這樣不僅會(huì)延長(zhǎng)繞組電流衰減時(shí)間，還會(huì)增大Rs上的功耗。為解決這一矛盾，特引入抑制信號(hào)inh。此時(shí)若使抑制信號(hào)inh＝0，就可強(qiáng)制Q1、Q2、Q3、Q4全部關(guān)斷，此時(shí)，換流通道Vdd－D2－D3－Vss。當(dāng)抑制信號(hào)有效時(shí)，還能防止信號(hào)串?dāng)_。
　　圖5是L298其中一個(gè)全橋的示意圖。其中，A、B兩路信號(hào)分別用于控制兩個(gè)橋臂，當(dāng)A、B兩路信號(hào)不同時(shí)為0時(shí)，驅(qū)動(dòng)抑制inh＝1，不產(chǎn)生抑制作用；當(dāng)A＝B＝0時(shí)，inh＝0，產(chǎn)生抑制。
　　由上述分析可知：inh1＝A＋B，inh2＝C＋D（inh1，inh2分別為左右兩橋的驅(qū)動(dòng)抑制信號(hào)）。

3．4　頂層模塊設(shè)計(jì)
　　頂層模塊中包括有輸出選擇，驅(qū)動(dòng)模式選擇，復(fù)位控制，方向控制及全橋驅(qū)動(dòng)抑制信號(hào)控制。因此，根據(jù)系統(tǒng)控制要求，調(diào)用上述所有的模塊，是頂層模塊的主要任務(wù)。當(dāng)mode＝00時(shí)，輸出為波驅(qū)動(dòng)模式，mode＝01時(shí)，輸出為全步模式，mode＝10時(shí)，輸出為半步模式，mode＝11時(shí)，err＝1，報(bào)錯(cuò)，輸出為高阻態(tài)。抑制輸出為in1、in2，全步模式時(shí)in1、in2輸出均為1。
　　頂層設(shè)計(jì)源程序如下：



　　根據(jù)頂層模塊的功能，我們?cè)O(shè)計(jì)了該模塊的測(cè)試程序，并進(jìn)行了仿真。由波形分析可見，完全達(dá)到設(shè)計(jì)要求。下面給出mode＝10時(shí)，半步驅(qū)動(dòng)的輸出波形。頂層仿真波形如下：
　　由于各模塊的獨(dú)立性，在物理測(cè)試過程中可對(duì)各模塊分開綜合調(diào)試，以此確保硬件電路能同時(shí)滿足預(yù)期的功能和邏輯約束條件。本設(shè)計(jì)使用Syplify作為綜合器，生成edif文件后，用lattice的ispEXPERTComplier生成jed文件，再用ispDCD配合JTAG電纜下載至lattice ispLSI1032中進(jìn)行硬件電路驗(yàn)證。

4　結(jié)束語
　　本設(shè)計(jì)綜合后下載于ispLSI1032，并以此構(gòu)成步進(jìn)電機(jī)控制系統(tǒng)，使用ASTROSYN 12V步進(jìn)電機(jī)進(jìn)行了試驗(yàn)。試驗(yàn)中由89C2051單片機(jī)產(chǎn)生模式選擇信號(hào)，由555組成振蕩電路，產(chǎn)生1．5kHz時(shí)鐘信號(hào)。試驗(yàn)證明，此系統(tǒng)功能滿足設(shè)計(jì)要求，控制靈活，工
作穩(wěn)定，電機(jī)無失步現(xiàn)象。

1　王金明，楊吉斌編著．?dāng)?shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL（第1版）．北京：電子工業(yè)出版社，1998，1
2　楊渝欽主編．控制電機(jī)（第1版）．北京：機(jī)械工業(yè)出版社，2001