怎樣實(shí)現(xiàn)Verilog模擬PS2協(xié)議

PS2協(xié)議讀鍵盤(pán)值相當(dāng)簡(jiǎn)單嘛，比模擬SPI、I2C簡(jiǎn)單多了...下面介紹一下具體過(guò)程.

1.明確接線(xiàn)關(guān)系，只需接4根線(xiàn)，VCC要+5V，3.3我測(cè)試過(guò)不能用，時(shí)鐘和數(shù)據(jù)線(xiàn)要用bidir雙向口線(xiàn)，FPGA可以不用外接上拉電阻。另外，USB鍵盤(pán)也可以用，只要用一個(gè)轉(zhuǎn)接頭轉(zhuǎn)成PS2即可。
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2.讀取基本的鍵盤(pán)數(shù)據(jù)，不需要FPGA發(fā)送任何數(shù)據(jù)，只需讀取鍵盤(pán)發(fā)回來(lái)的數(shù)據(jù)即可
如下面的時(shí)序圖，每次鍵盤(pán)發(fā)送11個(gè)clock信號(hào)，我們需要做的事情就是在時(shí)鐘的下降沿讀取數(shù)據(jù)
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3.如何來(lái)采樣CLK低電平？
這里可以用一個(gè)FIFO來(lái)儲(chǔ)存數(shù)據(jù)，如下面的程序，當(dāng)ps2_clk信號(hào)處于下降沿時(shí)，ps2_clk_fallingedge值將被置高

reg [2:0] ps2_clkr;//用一個(gè)fifo來(lái)采樣ps2_clk信號(hào)；
always @(posedge clk)
ps2_clkr <= {ps2_clkr[1:0], ps2_clk};

wire ps2_clk_risingedge = (ps2_clkr[2:1]==2'b01); // now we can detect ps2_clk rising edges
wire ps2_clk_fallingedge = (ps2_clkr[2:1]==2'b10); // and falling edges

4.當(dāng)檢測(cè)到第一個(gè)低電平時(shí)，我們只需要連續(xù)讀取11個(gè)周期值就可以了，這里用一個(gè)變量i來(lái)控制

always @(posedge clk)
if(rst)
i <= 0;
else
begin
if(ps2_clk_fallingedge)
begin
data2[i] <= data[i];
data[i] <= ps2_data;
if(i<10) i <= i+1;
else i <= 0;
end
end

最后來(lái)解釋下這11個(gè)數(shù)據(jù)的功能，如下表
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5.如果想進(jìn)一步區(qū)分鍵值，就需要查表了，如下表
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基本按鍵，鍵盤(pán)會(huì)發(fā)送“F0”+“鍵碼”
擴(kuò)展按鍵，則發(fā)送“E0”+“F0”+“鍵碼”
大家都來(lái)試一下吧，一個(gè)下午就能搞定！

附程序，晶振頻率降至1MHz，用LED輸出鍵值
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module ps2(clk, rst, ps2_clk, ps2_data, data ,data2);

input clk, rst, ps2_clk , ps2_data;
output [10:0] data;
output [10:0] data2;

reg [3:0] i;
reg [10:0] data;//another fifo
reg [10:0] data2;

reg [2:0] ps2_clkr;//用一個(gè)fifo來(lái)采樣ps2_clk信號(hào)；
always @(posedge clk)
ps2_clkr <= {ps2_clkr[1:0], ps2_clk};

wire ps2_clk_risingedge = (ps2_clkr[2:1]==2'b01); // now we can detect ps2_clk rising edges
wire ps2_clk_fallingedge = (ps2_clkr[2:1]==2'b10); // and falling edges

always @(posedge clk)
if(rst)
i <= 0;
else
begin
if(ps2_clk_fallingedge)
begin
data2[i] <= data[i];
data[i] <= ps2_data;
if(i<10) i <= i+1;
else i <= 0;
end
end

endmodule