IP交換矩陣是由一級(jí)或多級(jí)交換設(shè)備及其控制器組成的單體矩陣，包含媒體業(yè)務(wù)信號(hào)、控制指令信號(hào)、同步時(shí)鐘信號(hào)三個(gè)平面。
2023-12-04 14:13:45
816 
4×4 矩陣式鍵盤電路的改進(jìn)
2012-08-20 16:06:14
IP核加法器
2019-08-14 14:24:38
IP核生成文件：XilinxAlteraIP 核生成文件：（Xilinx/Altera同） IP 核生成器生成ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則
2012-08-12 12:21:36
本帖最后由 eehome 于 2013-1-5 09:59 編輯
IP核簡(jiǎn)介IP核是指：將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設(shè)計(jì)成可修改
2011-07-06 14:15:52
IP核簡(jiǎn)介IP核是指：將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設(shè)計(jì)成可修改參數(shù)的模塊,讓其它用戶可以直接調(diào)用這些模塊,以避免重復(fù)勞動(dòng)。隨著CPLD
2011-07-15 14:46:14
我想問一下，在quartus上直接調(diào)用IP核和在qsys中用IP核有什么區(qū)別？自個(gè)有點(diǎn)迷糊了
2017-08-07 10:09:03
我調(diào)用了一個(gè)ip核 在下載到芯片中 有一個(gè)time-limited的問題 在完成ip核破解之后 還是無法解決 但是我在Google上的找到一個(gè)解決方法就是把ip核生成的v文件加到主項(xiàng)目文件中就是上面
2016-05-17 10:28:47
fpga），現(xiàn)在需要完成一個(gè)cpu/fpga協(xié)同工作的任務(wù)，使用pcie總線通信。具體任務(wù)很簡(jiǎn)單：cpu通過pcie傳兩個(gè)32位浮點(diǎn)數(shù)給fpga，fpga相乘然后把結(jié)果返回。乘法模塊使用quartus提供
2014-12-21 21:32:14
公司現(xiàn)需12bit sar adc的IP核，國內(nèi)有哪些公司提供相關(guān)方面的服務(wù)了？
2015-11-06 08:37:44
用Quartus II 調(diào)用IP核時(shí)，在哪可以查看IP核的例程
2014-07-27 20:28:04
語言編寫的浮點(diǎn)矩陣相乘處理單元[1]，其關(guān)鍵技術(shù)是乘累加單元的設(shè)計(jì)，這樣設(shè)計(jì)的硬件，其性能依賴于設(shè)計(jì)者的編程水平。此外，F(xiàn)PGA廠商也推出了一定規(guī)模的浮點(diǎn)矩陣運(yùn)算IP核[2]，雖然此IP核應(yīng)用了本廠家的器件，并經(jīng)過專業(yè)調(diào)試和硬件實(shí)測(cè)，性能穩(wěn)定且優(yōu)于手寫代碼，但仍可對(duì)其進(jìn)行改進(jìn)，以進(jìn)一步提高運(yùn)算速度。
2019-08-22 06:41:38
Altera_IP核,僅供參考
2016-08-24 16:57:15
Anlogic Float IP 基于 IEEE754 浮點(diǎn)數(shù)標(biāo)準(zhǔn)，實(shí)現(xiàn)了浮點(diǎn)數(shù)下的四則運(yùn)算，IP 特色如下：IP 支持 Anlogic 所有器件
浮點(diǎn)數(shù)類型：半精度、單精度、雙精度
浮點(diǎn)數(shù)計(jì)算
2023-08-09 07:53:03
在quartus2中創(chuàng)建了一個(gè)DDR2 控制器的ip核 ，但是在選擇 DDR型號(hào)的時(shí)候，找不到我要用的DDR芯片信號(hào) 怎么辦？選擇了一個(gè)DDR芯片將它的行列bits數(shù)改了之后 發(fā)現(xiàn) 內(nèi)存大小又不對(duì) 。求解答
2017-09-19 14:50:23
初始化時(shí)存入數(shù)據(jù)。那在IP核rom中存放大量數(shù)據(jù)對(duì)FPGA有什么影響,比如我想存65536個(gè)16位的數(shù)，然后在64M或者128M的時(shí)鐘下讀出來。會(huì)不會(huì)導(dǎo)致FPGA速度過慢？
2013-01-10 17:19:11
最近出現(xiàn)的 FPGA設(shè)計(jì)工具和 IP有效減少了計(jì)算占用的資源，大大簡(jiǎn)化了浮點(diǎn)數(shù)據(jù)通路的實(shí)現(xiàn)。而且，與數(shù)字信號(hào)處理器不同， FPGA能夠支持浮點(diǎn)和定點(diǎn)混合工作的 DSP數(shù)據(jù)通路，實(shí)現(xiàn)的性能超過
2019-08-13 06:42:48
FPGA嵌入8051單片機(jī) IP核編程，編寫的c語言矩陣鍵盤程序可以在stc89c54單片機(jī)上正常工作，但是下載到FPGA中8051單片機(jī)ip核的rom中，不能正常工作，求指教
2013-07-25 21:27:44
本帖最后由 gk320830 于 2015-3-8 09:29 編輯
LCD的通用驅(qū)動(dòng)電路IP核設(shè)計(jì) 摘 要：本文介紹了一種新型的LCD驅(qū)動(dòng)電路IP核的總體設(shè)計(jì)，采用自頂向下的設(shè)計(jì)方法將其
2012-08-12 12:28:42
通用的IP核，使得用戶可輕松集成屬于自己的專用功能；但對(duì)于一些特定的外設(shè)，沒有現(xiàn)成可用的IP核，如液晶模塊CBGl28064等。用戶可通過自定義邏輯的方法在SOPC設(shè)計(jì)中添加自定義IP核。在實(shí)際應(yīng)用中
2019-08-06 08:29:14
最近在做FFT IP核，，走了好多彎路，LISENCE激活過了0034的IP核，通過修改LISENCE.DAT的方法。后來生成FFT的時(shí)候卡住，又嘗試了關(guān)閉quartus_map進(jìn)程和重裝jre
2019-04-03 16:16:21
);v.BaseRpm為Q0格式v.Speed為Q15格式，他兩個(gè)相乘為什么得到Q0格式的v.SpeedRpm。Q格式相乘不應(yīng)該Q后面系數(shù)相加嗎。
2020-05-19 10:34:07
本人使用RS IP核進(jìn)行編碼時(shí)出現(xiàn)IP核后面帶有美元符號(hào)，不能正常使用。求大神給予破解幫助。
2019-08-20 11:34:00
。具體做法開始一個(gè)交互式會(huì)話，以便得到計(jì)算結(jié)果：一些其他有用的矩陣操作，如按元素相乘、乘以一個(gè)標(biāo)量、按元素相除、按元素余數(shù)相除等，可以執(zhí)行如下語句：tf.div 返回的張量的類型與第一個(gè)參數(shù)類型一致
2020-07-22 21:25:24
大家好，有沒有誰比較熟悉ALTERA公司的VIP系列ip核，我們用該系列IP核中的某些模塊（主要是scaler和interlacer）來實(shí)現(xiàn)高清圖像轉(zhuǎn)標(biāo)清圖像（具體就是1080p50轉(zhuǎn)576i30
2015-04-13 14:12:18
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸載過Modelsim，用vivado打開過ISE工程，因?yàn)楣こ讨泻芏?b class="flag-6" style="color: red">IP核不能用所以在重新生成過程中發(fā)現(xiàn)了這個(gè)問題，還請(qǐng)大神告知是怎么回事？
2023-04-24 23:42:21
altera公司IP核使用手冊(cè)，分享給想學(xué)習(xí)altera公司FPGA的IP核使用的親們~~
2013-02-16 22:40:19
求用sopc builder定制IP核的步驟，是9.0的軟件，假設(shè)硬件代碼已有
2013-09-14 18:35:40
請(qǐng)問哪位高手有ise軟件中的各個(gè)ip核的功能介紹
2013-10-08 16:41:25
labview怎樣實(shí)現(xiàn)矩陣相乘A是nxm矩陣，B是mxp矩陣,如何實(shí)現(xiàn)C=AB；
2012-12-12 21:02:32
±B 其中Cij=Aij±Bij。2.2.2.2 乘 數(shù)量k與矩陣A相乘, 將A的每個(gè)元素都乘以k。MATLAB表達(dá)式形式：k*A 兩矩陣A,B相乘，要求兩個(gè)矩陣的相鄰階數(shù)相等，一般情況下
2009-09-22 15:34:40
有哪位大神用過pci ip核，為什么輸入lm_req32請(qǐng)求，pci側(cè)沒有reqn請(qǐng)求輸出呢？
2016-06-27 17:56:59
quartus 11.0 IP核的simulation如果勾選 就生成不出IP核出錯(cuò)，但是不選的話就沒辦法RTL仿真 求大神問題原因或者解決方法
2016-11-25 20:39:45
本帖最后由 ys_1*****8201 于 2016-5-19 14:16 編輯
Quartus IP核破解在完成quartus軟件安裝之后，一般都要進(jìn)行一個(gè)軟件破解。對(duì)于一般的需求來說
2016-05-19 14:13:09
2.5MHz 振幅0-5V 的正弦信號(hào)，請(qǐng)問 data 端口應(yīng)該輸入怎樣的信號(hào)？如果有Altera IP核相關(guān)的詳解資料推薦下更好。多謝了。
2014-10-28 12:34:41
ip 核應(yīng)用
2012-05-26 15:26:27
在quartusII中，應(yīng)用fft ip核時(shí)，variable streaming 模式下的bit-reverse（位翻轉(zhuǎn)）是什么意思？煩勞詳細(xì)幫助新手解釋一下，不甚感激
2017-01-09 10:55:59
數(shù)學(xué)運(yùn)算（乘法器、除法器、浮點(diǎn)運(yùn)算器等）、信號(hào)處理（FFT、DFT、DDS等）。IP核類似編程中的函數(shù)庫（例如C語言中的printf()函數(shù)），可以直接調(diào)用，非常方便，大大加快了開發(fā)速度。使用Verilog調(diào)用IP
2018-05-15 12:05:13
vivado三種常用IP核的調(diào)用當(dāng)前使用版本為vivado 2018.3vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如數(shù)學(xué)運(yùn)算（乘法器、除法器、浮點(diǎn)
2021-07-29 06:07:16
有沒有大神可以提供xilinx FPGA的FFT IP核的調(diào)用的verilog 的參考程序，最近在學(xué)習(xí)FFT的IP核的使用，但是仿真結(jié)果有問題，所以想找些參考設(shè)計(jì)，謝謝
2016-12-25 17:05:38
兩單精度浮點(diǎn)數(shù)相乘是先轉(zhuǎn)換成二進(jìn)制再相乘還是直接相乘，求教思路或程序
2016-10-23 23:36:36
大家好， 我在乘法模式下使用浮點(diǎn)7.0核心，即使對(duì)于小輸入值，大多數(shù)時(shí)候核心輸出也會(huì)非常高，核心配置： 1.在非阻塞模式下，單精度浮點(diǎn) 2.輸入“a”是常量（32位） 3.輸入“b”是以108Mhz
2020-03-25 09:07:58
剛剛接觸IP核做FFT，現(xiàn)在用的是FFTV9.0，已經(jīng)建立了一個(gè)IP核，但是如何仿真呢？是用quartus自帶軟件，還是要用MATLAB？抑或其他？我用的自帶軟件，但是什么也沒有出來。正確的辦法應(yīng)該怎樣呢，謝謝指點(diǎn)。
2011-04-21 10:22:31
最近在做一個(gè)FIR低通濾波器，利用Matlab 產(chǎn)生濾波系數(shù)，導(dǎo)入到Quartus中，再利用其中的FIR IP核進(jìn)行濾波器設(shè)計(jì)，在采用分布式全并行結(jié)構(gòu)時(shí)，Modelsim 仿真有輸出；如果改為分布式
2018-07-05 08:33:02
quartus ii9.0創(chuàng)建的ip核，生成的一些文件，（.qip、 add_sub_bb.v、add_sub.v）這些文件都有用嗎，想在其他工程里調(diào)用這些IP核，這幾個(gè)文件全部要添加嗎？
2013-07-02 17:20:01
在quartus II13.0版本上調(diào)用FFT IP核并進(jìn)行modelsim-altera仿真，在生成IP核時(shí)，step2中勾選generate simulation model、generate
2016-10-07 22:23:33
核的分類和特點(diǎn)是什么？基于IP核的FPGA設(shè)計(jì)方法是什么？
2021-05-08 07:07:01
引言隨著半導(dǎo)體技術(shù)的發(fā)展,深亞微米工藝加工技術(shù)允許開發(fā)上百萬門級(jí)的單芯片，已能夠?qū)⑾到y(tǒng)級(jí)設(shè)計(jì)集成到單個(gè)芯片中即實(shí)現(xiàn)片上系統(tǒng)SoC。IP核的復(fù)用是SoC設(shè)計(jì)的關(guān)鍵，但困難在于缺乏IP核與系統(tǒng)的接口標(biāo)準(zhǔn)
2019-06-11 05:00:07
我畢業(yè)設(shè)計(jì)要做一個(gè)基于FPGA的IP核的DDS信號(hào)發(fā)生器，但是我不會(huì)用DDS的IP核，有沒有好人能發(fā)我一份資料如何用IP核的呀。我的瀏覽器下載不了網(wǎng)站上的資料，所以只能發(fā)帖求幫忙了。
2015-03-10 11:46:40
基于FPGA的FFT和IFFT IP核應(yīng)用實(shí)例AT7_Xilinx開發(fā)板（USB3.0+LVDS）資料共享騰訊鏈接：https://share.weiyun.com/5GQyKKc百度網(wǎng)盤鏈接
2019-08-10 14:30:03
我們?cè)谇度?b class="flag-6" style="color: red">式上跑矩陣運(yùn)算時(shí)候，會(huì)遇到這樣一個(gè)問題。假設(shè)將矩陣設(shè)置成N*N維的二維數(shù)組后，我們想求兩個(gè)矩陣相乘，那就需要按照矩陣計(jì)算規(guī)則編寫矩陣相乘函數(shù)，而且4*4矩陣得編一個(gè)，5*5矩陣又得編一個(gè)
2021-07-16 06:56:52
通用的IP核，使得用戶可輕松集成屬于自己的專用功能；但對(duì)于一些特定的外設(shè)，沒有現(xiàn)成可用的IP核，如液晶模塊CBGl28064等。用戶可通過自定義邏輯的方法在SOPC設(shè)計(jì)中添加自定義IP核。在實(shí)際應(yīng)用中
2019-08-05 07:56:59
是擁有完整的IP核產(chǎn)品線。如果你選擇軟核，應(yīng)該確認(rèn)該公司提供的是考慮了未來產(chǎn)品改進(jìn)的完整軟核產(chǎn)品線。如果你選擇硬核，應(yīng)確認(rèn)它可提供所有你將使用的工藝技術(shù)，他們是否計(jì)劃擴(kuò)展其提供的軟核產(chǎn)品？他們?nèi)绾斡?jì)劃將
2021-07-03 08:30:00
將四字節(jié)16進(jìn)制數(shù)轉(zhuǎn)化為浮點(diǎn)數(shù)近期機(jī)緣湊巧幫了朋友一個(gè)忙，在Modbus協(xié)議下，將采集到的十六進(jìn)數(shù)轉(zhuǎn)化為浮點(diǎn)數(shù)，有幾種解決方法，分享給需要的朋友，令其少走一些彎路。眾所周知，Modbus通信協(xié)議
2018-12-01 06:13:07
核測(cè)試前的準(zhǔn)備工作。
HLS 工程生成的 IP 核為 HLS_accel_0。圖 64
4.4.1 PL 端 IP 核測(cè)試 Vivado 工程說明浮點(diǎn)矩陣乘法運(yùn)算加速器 IP 核通過 AXI DMA
2023-08-24 14:52:17
的 IP 核為 HLS_accel_0。圖 644.4.1 PL 端 IP 核測(cè)試 Vivado 工程說明浮點(diǎn)矩陣乘法運(yùn)算加速器 IP 核通過 AXI DMA IP 核連接到 PS 端 ACP 接口，從而
2023-01-01 23:50:04
求助，有沒有大神用verilog寫過浮點(diǎn)矩陣乘法器的，我寫出浮點(diǎn)乘法器和加法器之后就進(jìn)行不下去了，急求助！?。≈挥幸粋€(gè)積分~~~
2017-09-18 09:22:03
求助：用的Quartus13.0，選的modelsim仿真，Run Functional Simulation加法器IP核是Arithmetic下的ALTFP_ADD_SUB，設(shè)置是double
2015-06-25 16:05:50
本文介紹了一種基于FPGA的復(fù)數(shù)浮點(diǎn)協(xié)方差矩陣實(shí)現(xiàn)方案。
2021-04-29 06:01:31
@特權(quán)老師：特權(quán)老師，您好！最近買了您寫的“PGA數(shù)字圖像采集與處理”一書，書中第5章色彩濾波矩陣IP核 Demosaic 中的一段程序代碼不明白！請(qǐng)問o_rgb_image_rst這個(gè)輸出圖像復(fù)位信號(hào)為1時(shí)的兩個(gè)條件：dly>=12'd3200 &&dly
2021-04-01 08:41:05
數(shù)學(xué)運(yùn)算（乘法器、除法器、浮點(diǎn)運(yùn)算器等）、信號(hào)處理（FFT、DFT、DDS等）。IP核類似編程中的函數(shù)庫（例如C語言中的printf()函數(shù)），可以直接調(diào)用，非常方便，大大加快了開發(fā)速度。使用Verilog調(diào)用IP
2018-05-16 11:42:55
`錯(cuò)誤提示截圖放在二樓，用vivado14.4寫了個(gè)1×8和8×8矩陣相乘的程序，調(diào)用了64個(gè)ip核乘法器，IO口用的有些多。綜合和實(shí)現(xiàn)網(wǎng)表都能成功，就是仿真總是提示這兩個(gè)錯(cuò)誤，仔細(xì)檢查了幾遍程序
2020-04-26 19:21:25
本人FPGA小白一枚，最近使用到FPGA的IP核遇到一個(gè)問題。比如說：某個(gè)IP，用于計(jì)算sin函數(shù)，使用了流水線機(jī)制，所有從輸入到輸出需要20個(gè)時(shí)鐘周期的延時(shí)。另外，還有一個(gè)IP，從輸入到輸出需要1
2021-06-19 11:06:07
請(qǐng)問Altera RAM IP核怎么使用？
2022-01-18 06:59:33
是Q21格式的，后面是Q15格式，看IQMath文檔_IQmpy是兩個(gè)Q格式相同的數(shù)相乘的，請(qǐng)問不同Q格式的用這個(gè)相乘怎么理解？？
2018-11-22 09:59:34
在dspLib里只有矩陣轉(zhuǎn)至和相乘的算法，還有沒其他庫有更多矩陣算法呢？
2018-07-27 10:01:18
指出現(xiàn)有差別矩陣屬性約簡(jiǎn)算法的不足，對(duì)原有差別矩陣和屬性重要性度量方法進(jìn)行改進(jìn)，運(yùn)用差別矩陣元素項(xiàng)的重要性質(zhì)，提出一種新的啟發(fā)式約簡(jiǎn)完備算法，有效地降低差別矩
2009-03-28 09:34:22
15 本文對(duì)經(jīng)典矩陣相乘A*B 算法提出多種優(yōu)化方法：根據(jù)局部性原理，提出對(duì)矩陣B進(jìn)行轉(zhuǎn)置；根據(jù)計(jì)算機(jī)緩存的大小與矩陣A 與矩陣B 的規(guī)模進(jìn)行嵌套循環(huán)分塊，通過對(duì)分塊大小的調(diào)
2010-01-27 13:37:5525 在陣列信號(hào)處理中需要大量的矩陣運(yùn)算,而其中最基本的就是矩陣相乘運(yùn)算。本文就矩陣相乘的行劃分并行實(shí)現(xiàn)進(jìn)行了改進(jìn),將A矩陣的一行和整個(gè)B矩陣傳輸?shù)矫總€(gè)工作進(jìn)程,其中第一個(gè)
2010-07-27 16:30:279 矩陣相乘的速度在陣列信號(hào)處理中具有重要意義，并行處理是提高系統(tǒng)運(yùn)算能力最有效的方法。本文根據(jù)矩陣相乘的特點(diǎn)，提凡了矩陣相乘的并行算法。同時(shí)經(jīng)分析攜姆出了矩陣相乘的
2011-10-12 16:27:4174 嵌入式計(jì)算作為新一代計(jì)算系統(tǒng)的高效運(yùn)行方式，應(yīng)用于多個(gè)高性能領(lǐng)域，如陣列信號(hào)處理、核武器模擬、計(jì)算流體動(dòng)力學(xué)等。在這些科學(xué)計(jì)算中，需要大量的浮點(diǎn)矩陣運(yùn)算。而目前已
2012-10-15 16:57:403824 
浮點(diǎn)具有更大的數(shù)據(jù)動(dòng)態(tài)范圍，從而在很多算法中只需要一種數(shù)據(jù)類型的優(yōu)勢(shì)。本文介紹如何使用Vivado HLS實(shí)現(xiàn)浮點(diǎn)復(fù)數(shù)矩陣分解。使用HLS可以快速，高效地實(shí)現(xiàn)各種矩陣分解算法，極大地提高生產(chǎn)效率， 降低開發(fā)者的算法FPGA實(shí)現(xiàn)難度。
2017-11-18 12:00:11852 
一致，均為3x3方陣。激活區(qū)域與濾波器對(duì)應(yīng)系數(shù)相乘并相加即獲得對(duì)應(yīng)的輸出（這里是矩陣元素對(duì)應(yīng)相乘相加，不是矩陣乘法）。緊接著，滑窗右移一格，得到新的激活區(qū)域，再次與濾波器對(duì)應(yīng)元素相乘相加獲得第2個(gè)輸出。這里滑窗的步進(jìn)為1。當(dāng)滑窗右側(cè)邊緣與
2021-03-03 14:49:475049 矩陣乘法是所有數(shù)學(xué)中最基本和最普遍的運(yùn)算之一。要將一對(duì) n×n 矩陣相乘，每個(gè)矩陣都有 n^2 個(gè)元素，你可以將這些元素以特定組合相乘并相加以生成乘積，即第三個(gè) n×n 矩陣。將兩個(gè) n×n 矩陣相乘的標(biāo)準(zhǔn)方法需要 n^3 次乘法運(yùn)算，因此，例如，一個(gè) 2×2 矩陣需要八次乘法。
2022-12-02 16:35:11368
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