基于嵌入式技術(shù)的并行數(shù)字信號采集系統(tǒng)設(shè)計(jì)與實(shí)驗(yàn)分析

隨著數(shù)字電子技術(shù)的發(fā)展，大型電子設(shè)備中數(shù)字電路的比例越來越大[1]。為便于故障診斷，一些電子設(shè)備(如雷達(dá)系統(tǒng))預(yù)留了大量的數(shù)字信號檢測口[2]。采用示波器采集此類測試接口的信號時(shí)，由于示波器采集通道數(shù)的限制，無法保留同步信息；采用邏輯分析儀或ATE設(shè)備不但價(jià)格昂貴，而且不便于攜帶，不適宜廣泛使用。因此，設(shè)計(jì)一款便攜式并行數(shù)字信號高速同步采集系統(tǒng)，為大型電子設(shè)備的維護(hù)提供支持是十分必要的。

此類檢測口信號采集中多通路、高采樣率的特性要求瞬時(shí)大量數(shù)據(jù)的高速緩存實(shí)現(xiàn)方法。文獻(xiàn)[3]以硬盤為存儲介質(zhì)，采用DMA技術(shù)實(shí)現(xiàn)了接近6 MB/s的存儲速率。文獻(xiàn)[4]，文獻(xiàn)[5]，基于SoPC技術(shù)采用SDRAM作為存儲介質(zhì)，相對硬盤存儲速度有了很大的提高。但是當(dāng)通道數(shù)超過SDRAM數(shù)據(jù)位數(shù)時(shí)，SoPC的處理速度就會影響數(shù)據(jù)的存儲速度，適用于多通路同步采集。本文采用讀寫速度最高的SRAM作為存儲介質(zhì)，并利用虛擬多個(gè)DMA通道的技術(shù)極大地提高了數(shù)據(jù)存儲速度，實(shí)現(xiàn)多路并行數(shù)字信號的高速同步采集。
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1 系統(tǒng)整體設(shè)計(jì)

采集系統(tǒng)采用了嵌入式技術(shù)達(dá)到便攜性的目的，由FPGA子系統(tǒng)和ARM子系統(tǒng)兩部分組成，如圖1所示。

FPGA子系統(tǒng)接收ARM子系統(tǒng)的指令，完成數(shù)據(jù)的采集、緩存和發(fā)送功能。數(shù)字信號緩沖電路用于數(shù)字信號的電平轉(zhuǎn)換和驅(qū)動。輸入數(shù)字信號可能是TTL或CMOS電平，采用緩沖電路一方面減小對原電路的影響，另一方面將電平轉(zhuǎn)換為FPGA輸入所需的CMOS電平。FPGA子系統(tǒng)以Altera公司的EP1C12Q240C6芯片為核心，EP1C12Q240C6擁有12 060個(gè)邏輯單元以及173個(gè)用戶可使用IO，能充分滿足開發(fā)及調(diào)試中的要求。FPGA搭配SRAM采用DMA的方式實(shí)現(xiàn)數(shù)據(jù)的高速緩存，選用SRAM容量為1 MB，訪問時(shí)間為10 ns，利用SRAM訪問速度快的特點(diǎn)，可達(dá)到200 MB/s的數(shù)據(jù)訪問速率。同時(shí)，F(xiàn)PGA還實(shí)現(xiàn)了與ARM的通信接口，完成緩存數(shù)據(jù)的打包發(fā)送功能。

ARM子系統(tǒng)實(shí)現(xiàn)數(shù)據(jù)的存儲和人機(jī)交互界面。采集到的數(shù)據(jù)可以通過ARM子系統(tǒng)以類似于邏輯分析儀的方式圖形化地呈現(xiàn)給用戶，方便用戶管理數(shù)據(jù)采集過程。
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2 DMA高速數(shù)據(jù)緩存

由于ARM系統(tǒng)通信速度的限制，要想避免數(shù)據(jù)的溢出，采集的數(shù)據(jù)需要先緩存到FPGA子系統(tǒng)的SRAM中。對于62路并行數(shù)據(jù)信號進(jìn)行同步采集，采集頻率為5 MHz時(shí)，數(shù)據(jù)量達(dá)310 Mb/s，因而選用了DMA的方式來高速地緩存采集數(shù)據(jù)?；贔PGA系統(tǒng)，數(shù)字信號首先在采樣時(shí)刻被存放到FPGA的寄存器中，并在2個(gè)連續(xù)采樣時(shí)刻之間的采樣間隔內(nèi)將FPGA寄存器中的數(shù)據(jù)通過多個(gè)虛擬的DMA通道存儲到SRAM中。DMA高速數(shù)據(jù)緩存結(jié)構(gòu)如圖2所示。

采集系統(tǒng)選用了1片16 bit的SRAM，62路數(shù)字信號需要分為4組緩存入SRAM中，因而構(gòu)建了4個(gè)DMA通道分時(shí)與SRAM連接。由于SRAM的訪問時(shí)鐘是FPGA系統(tǒng)中的最高時(shí)鐘，所以SRAM的訪問時(shí)鐘選用了系統(tǒng)時(shí)鐘。SRAM的訪問時(shí)間為10 ns，系統(tǒng)時(shí)鐘必須低于100 MHz，才能保證每次能將數(shù)據(jù)完整正確地寫入SRAM中。本FPGA系統(tǒng)選用了50 MHz的系統(tǒng)時(shí)鐘，這樣采樣時(shí)鐘頻率最高為5 MHz，一個(gè)采樣周期內(nèi)的數(shù)據(jù)有10個(gè)系統(tǒng)時(shí)鐘周期的時(shí)間來處理。在FPGA系統(tǒng)的控制下，一個(gè)采樣周期內(nèi)的10個(gè)系統(tǒng)時(shí)鐘有1個(gè)用于等待數(shù)據(jù)寫入FPGA寄存器，4個(gè)用于向SRAM寫入數(shù)據(jù)。數(shù)字信號并行采集的數(shù)據(jù)緩存時(shí)序如圖3所示。

圖3中‘0’時(shí)刻為采樣時(shí)鐘上升沿，此時(shí)刻FPGA系統(tǒng)將并行的62路數(shù)字信號緩存入62 bit寄存器中。由于傳輸延時(shí)時(shí)間受系統(tǒng)布線和FPGA內(nèi)部布局的影響，系統(tǒng)時(shí)鐘和采樣時(shí)鐘上升沿不一定是同步的，圖中‘0’時(shí)刻到‘2’時(shí)刻之間可能有1～2個(gè)系統(tǒng)時(shí)鐘周期，這段時(shí)間內(nèi)，系統(tǒng)不動作等待采集信號可靠地寫入寄存器，這樣可以避免‘0’和‘1’時(shí)間間隔過小，采集的數(shù)據(jù)未完全寫入寄存器的情況。在之后的‘2’時(shí)刻至下一周期‘0’時(shí)刻，系統(tǒng)完成寫入SRAM的工作。其中‘2’時(shí)刻至‘3’時(shí)刻為第一寫入周期，系統(tǒng)將寄存器中的0 bit～15 bit寫入SRAM中；‘3’時(shí)刻至‘4’時(shí)刻為第二寫入周期，系統(tǒng)將寄存器中的16 bit～31 bit寫入SRAM中；‘4’時(shí)刻至‘5’時(shí)刻為第三寫入周期，系統(tǒng)將寄存器中的32 bit～47 bit寫入SRAM中；‘5’時(shí)刻至下一周期‘0’時(shí)刻為第四寫入周期，系統(tǒng)將寄存器中的48 bit～61 bit寫入SRAM中。這樣，同一采樣時(shí)刻的62通路的數(shù)字信號被分時(shí)地寫入SRAM中，信號保持真實(shí)的同步信息。此時(shí)，系統(tǒng)的數(shù)據(jù)緩存速率達(dá)310 Mb/s。

上述方法中，‘5’時(shí)刻至下一周期‘0’時(shí)刻只進(jìn)行了一次寫入，實(shí)際上這段時(shí)間可以容納6個(gè)寫入周期，時(shí)間并沒有被充分地利用。對其進(jìn)一步擴(kuò)展，將系統(tǒng)時(shí)鐘周期充分地利用，可以同時(shí)采集更多通路的信號，將第六到第十個(gè)系統(tǒng)時(shí)鐘周期也用于信號緩存，則可以同時(shí)緩存16×9=144路數(shù)字信號。這種情況下，系統(tǒng)的數(shù)據(jù)緩存速率可達(dá)720 Mb/s。

考慮采用SRAM的極限訪問速率的情況，可以選用100 MHz的系統(tǒng)時(shí)鐘，這時(shí)系統(tǒng)的數(shù)據(jù)緩存速率可達(dá)1 520 Mb/s。

選用的SRAM的數(shù)據(jù)寫入極限速率為1 600 Mb/s，此種方法的數(shù)據(jù)緩存速率達(dá)SRAM數(shù)據(jù)緩存極限的95%，實(shí)現(xiàn)了高速的數(shù)據(jù)緩存。
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3 緩存數(shù)據(jù)重組織

按照上述數(shù)據(jù)緩存的方法，同一通道的數(shù)據(jù)不是連續(xù)地存儲在SRAM中。SRAM中的數(shù)據(jù)存儲順序如圖4所示。圖中第一列表示SRAM地址，offset為數(shù)據(jù)存儲的初始地址偏移；第一行表示數(shù)據(jù)位，選用的SRAM中一個(gè)地址對應(yīng)2字節(jié)數(shù)據(jù)，有16個(gè)數(shù)據(jù)位；剩余每個(gè)方格表示一個(gè)數(shù)據(jù)存儲單元，方格里的數(shù)字表示該單元用于存儲第幾通道的數(shù)據(jù)。