DDR硬件設(shè)計(jì)的四大注意要點(diǎn)

DDR硬件設(shè)計(jì)要點(diǎn)

1. 電源DDR的電源可以分為三類：

a主電源VDD和VDDQ，主電源的要求是VDDQ=VDD，VDDQ是給IO buffer供電的電源，VDD是給但是一般的使用中都是把VDDQ和VDD合成一個(gè)電源使用。

有的芯片還有VDDL，是給DLL供電的，也和VDD使用同一電源即可。電源設(shè)計(jì)時(shí)，需要考慮電壓，電流是否滿足要求，電源的上電順序和電源的上電時(shí)間，單調(diào)性等。電源電壓的要求一般在±5%以內(nèi)。電流需要根據(jù)使用的不同芯片，及芯片個(gè)數(shù)等進(jìn)行計(jì)算。由于DDR的電流一般都比較大，所以PCB設(shè)計(jì)時(shí)，如果有一個(gè)完整的電源平面鋪到管腳上，是最理想的狀態(tài)，并且在電源入口加大電容儲(chǔ)能，每個(gè)管腳上加一個(gè)100nF~10nF的小電容濾波。

b參考電源Vref，參考電源Vref要求跟隨VDDQ，并且Vref=VDDQ/2，所以可以使用電源芯片提供，也可以采用電阻分壓的方式得到。由于Vref一般電流較小，在幾個(gè)mA~幾十mA的數(shù)量級(jí)，所以用電阻分壓的方式，即節(jié)約成本，又能在布局上比較靈活，放置的離Vref管腳比較近，緊密的跟隨VDDQ電壓，所以建議使用此種方式。需要注意分壓用的電阻在100~10K均可，需要使用1%精度的電阻。 Vref參考電壓的每個(gè)管腳上需要加10nF的點(diǎn)容濾波，并且每個(gè)分壓電阻上也并聯(lián)一個(gè)電容較好。

C、用于匹配的電壓VTT(Tracking Termination Voltage)

VTT為匹配電阻上拉到的電源，VTT=VDDQ/2。DDR的設(shè)計(jì)中，根據(jù)拓?fù)浣Y(jié)構(gòu)的不同，有的設(shè)計(jì)使用不到VTT，如控制器帶的DDR器件比較少的情況下。如果使用VTT，則VTT的電流要求是比較大的，所以需要走線使用銅皮鋪過(guò)去。并且VTT要求電源即可以吸電流，又可以灌電流才可以。一般情況下可以使用專門為DDR設(shè)計(jì)的產(chǎn)生VTT的電源芯片來(lái)滿足要求。

而且，每個(gè)拉到VTT的電阻旁一般放一個(gè)10Nf~100nF的電容，整個(gè)VTT電路上需要有uF級(jí)大電容進(jìn)行儲(chǔ)能。

在華為的設(shè)計(jì)中，在使用DDR顆粒的情況下，已經(jīng)基本全部不使用VTT電源，全部采用電阻上下拉的戴維南匹配，只有在使用內(nèi)存條的情況下才使用VTT電源。

一般情況下，DDR的數(shù)據(jù)線都是一驅(qū)一的拓?fù)浣Y(jié)構(gòu)，且DDR2和DDR3內(nèi)部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到較好的信號(hào)質(zhì)量。DDR2的地址和控制信號(hào)線如果是多負(fù)載的情況下，會(huì)有一驅(qū)多，并且內(nèi)部沒(méi)有ODT，其拓?fù)浣Y(jié)構(gòu)為走T型的結(jié)構(gòu)，所以常常需要使用VTT進(jìn)行信號(hào)質(zhì)量的匹配控制。DDR3可以采用Fly-by方式走線：

一個(gè)DDR3設(shè)計(jì)案例，來(lái)分析對(duì)比采用高阻抗負(fù)載走線和采用主線和負(fù)載走線同阻抗兩種情況的差異。

如上圖，Case1采用的是從內(nèi)層控制器到各個(gè)SDRAM均為50ohm的阻抗設(shè)計(jì)。Case2則采用了主線40ohm,負(fù)載線60ohm的設(shè)計(jì)。對(duì)此通過(guò)仿真工具進(jìn)行對(duì)比分析。

從以上仿真波形可以看出，使用較高阻抗負(fù)載走線的Case2在信號(hào)質(zhì)量上明顯優(yōu)于分支主線都采用同一種阻抗的Case1設(shè)計(jì)。而且對(duì)靠近驅(qū)動(dòng)端的負(fù)載影響最大，遠(yuǎn)離驅(qū)動(dòng)端的最末端的負(fù)載影響較小。這個(gè)正是前面所分析到的，負(fù)載的分布電容導(dǎo)致了負(fù)載線部分的阻抗降低，如果采用主線和負(fù)載線同阻抗設(shè)計(jì)，反而導(dǎo)致了阻抗不連續(xù)的發(fā)生。把負(fù)載走線設(shè)計(jì)為較高的阻抗，用于平衡負(fù)載引入的分布電容，從而可以達(dá)到整條走線阻抗平衡的目的。

通過(guò)提高負(fù)載走線阻抗來(lái)平衡負(fù)載電容的做法，其實(shí)在以往的菊花鏈設(shè)計(jì)中是經(jīng)常用到的方法。DDR3稱這種拓?fù)錇閒ly-by，其實(shí)是有一定的含義的，意在強(qiáng)調(diào)負(fù)載stub走線足夠的短。

2. 時(shí)鐘

DDR的時(shí)鐘為差分走線，一般使用終端并聯(lián)100歐姆的匹配方式，差分走線差分對(duì)控制阻抗為100ohm，單端線50ohm。需要注意的是，差分線也可以使用串聯(lián)匹配，使用串聯(lián)匹配的好處是可以控制差分信號(hào)的上升沿緩度，對(duì)EMI可能會(huì)有一定的作用。

3. 數(shù)據(jù)和DQS

DQS信號(hào)相當(dāng)于數(shù)據(jù)信號(hào)的參考時(shí)鐘，它在走線時(shí)需要保持和CLK信號(hào)保持等長(zhǎng)。DQS在DDR2以下為單端信號(hào)，DDR2可作為差分信號(hào)，也可做單端，做單端時(shí)需要將DQS-接地，而DDR3為差分信號(hào)，需要走線100ohm差分線。由于內(nèi)部有ODT，所以DQS不需要終端并聯(lián)100ohm電阻。每8bit數(shù)據(jù)信號(hào)對(duì)應(yīng)一組DQS信號(hào)。

DQS信號(hào)在走線時(shí)需要與同組的DQS信號(hào)保持等長(zhǎng)，控制單端50ohm的阻抗。在寫(xiě)數(shù)據(jù)時(shí),DQ和DQS的中間對(duì)齊，在讀數(shù)據(jù)時(shí)，DQ和DQS的邊沿對(duì)齊。DQ信號(hào)多為一驅(qū)一，并且DDR2和DDR3有內(nèi)部的ODT匹配，所以一般在進(jìn)行串聯(lián)匹配就可以了。

4. 地址和控制

地址和控制信號(hào)速度沒(méi)有DQ的速度快，以時(shí)鐘的上升沿為依據(jù)采樣，所以需要與時(shí)鐘走線保持等長(zhǎng)。但如果使用多片DDR時(shí)，地址和控制信號(hào)為一驅(qū)多的關(guān)系，需要注意匹配方式是否適合。