為什么說3D NAND為實現(xiàn)四級單元提供了可行性？

關于四級單元閃存糾錯問題的潛在解決方法。

與此前的平面NAND相比，3D NAND技術的運用將使得錯誤檢查代碼更易于實現(xiàn)，這也進一步確定了容量提升的四級單元技術的可行性。

錯誤檢查代碼（ECC）技術的使用范圍包括通過采用算法以計算為存儲數(shù)據(jù)添加冗余所需添加與使用的位數(shù)，在固定大小區(qū)域內(nèi)工作的分組代碼與Reed-Solomon編碼即是此類技術的應用實例。并且與該技術能夠完成的糾錯量相比，其可檢測到的錯誤數(shù)量更多。

低密度奇偶校驗（LDPC）編碼是ECC技術的一種較新版本。BCH（Bose-Chaudhuri-Hocquenghem）編碼則是另一項糾錯技術，這種二進制BCH編碼可被設計用于多位數(shù)糾錯。通常而言，客戶希望能夠完成的糾錯位數(shù)越多，則需要添加到數(shù)據(jù)中的冗余ECC位數(shù)就越多。

由于讀取單元無法提供明確的1或0，因此在這種情況下，一個或多個字節(jié)的值可能會因錯誤而失真，所以NAND閃存需要配有ECC。

而ECC編碼則能夠檢測并糾正以上所提及的錯誤。

隨著NAND讀取難度的增加，需要添加的ECC位數(shù)與ECC算法的復雜程度也隨之提高。其中，“讀取難度”一種概括性說法，其具體是指單元可讀性隨著單元尺寸與其所存儲的位數(shù)增加而降低。

舉例而言，小單元之間可能存在跨區(qū)效應，具體表現(xiàn)為一個單元內(nèi)的設置值可能會對相鄰單元內(nèi)的設置造成一定影響。而其中所涉及的設置值還包括電子——其數(shù)量與穩(wěn)定性會隨著單元尺寸縮小而降低。

因此，與SLC（一級單元）相比，MLC（二級單元）與TLC（三級單元）閃存的讀取固然會更困難。當然，盡管QLC（四級單元）在技術上已具有一定可行性，但由于單元可讀性以及ECC編碼與算法仍是亟待解決的兩大難題，所以直到現(xiàn)在QLC還尚未具備實用性。

SanDisk公司曾于2009年試圖采用43納米幾何平面結構實現(xiàn)QLC NAND的生產(chǎn)，但在經(jīng)歷了一年左右的研究后即選擇了放棄。

同樣，與25納米單元以及35納米單元相比，20納米的MLC閃存單元更難實現(xiàn)讀取。此外，16納米的MLC閃存單元則是很難實現(xiàn)再次讀取，而在此級別上所采用的ECC已經(jīng)實現(xiàn)了BCH與LDPC ECC技術的融合。

根據(jù)Objective Analysis公司的Jim Handy簡要報告可知，選擇采用3D NAND將會讓這些難題簡化。

其中的兩大主要原因如下：

首先，當3D NAND閃存芯片建成之后，單元尺寸將從15納米恢復至40納米左右，爾后即可在該芯片上采用最先進的2D或平面NAND技術。

其次則是源于3D NAND的構建方式。“3D NAND的浮柵或電荷捕獲將在作為通道的接桿附近形成一個圓圈，從而讓其面積增加了三倍以上。故而現(xiàn)在3D NAND芯片的面積大致相當于一款90納米的平面NAND芯片。”

另外，Jim Handy還提供了一張圖表以展示MLC與TLC閃存在不同單元尺寸條件下通常所需的ECC位數(shù)。

根據(jù)圖表顯示，TLC NAND閃存的單元尺寸在15納米工藝幾何尺寸時所需ECC位數(shù)已超過75比特，而當芯片的幾何尺寸為90納米時，ECC的位數(shù)需求則在15以下。

對此，Handy在其報告中寫道：“我們據(jù)此即可推斷QLC 3D NAND所需的位數(shù)將少于20。這也是為何與以往的平面NAND相比，采用3D NAND能夠提升QLC可行性的原因。”

此外，Handy還描繪了每單元擁有更多位數(shù)的前景。“從長遠看來，我認為大多數(shù)3D NAND控制器將會采用LDPC以確保每單元存儲4字節(jié)以上的數(shù)據(jù)。當然，實現(xiàn)這一目標需要一些時間。而在短期內(nèi)，3D NAND將能夠通過使用簡單的BCH算法完成其向QLC轉變。”

試想每單元能夠存儲5比特字節(jié)的閃存——或稱之為五級單元或PLC閃存？由于QLC已經(jīng)用于代表四級單元閃存，所以我們不能將五級單元按quintuple level cell首字母縮寫命名，并且其將比QLC閃存增加25%，每單元存儲為5比特而非4比特。因此，一款容量為1 TB的QLC SSD或?qū)⒖赡茏優(yōu)?.25 TB的PLC SSD。恩，此番前景的確令人欣喜，但或許仍需數(shù)年才能得以實現(xiàn)。

目前看來，QLC閃存似乎已具備一定的可行性，我們或?qū)⒂诮衲昴甑妆憧梢娖湔嫔怼?/p>