基于USB協(xié)議的DSP高速上位機(jī)接口實(shí)現(xiàn) - 全文

摘要：彈載信號(hào)處理機(jī)的DSP系統(tǒng)需要高速、簡(jiǎn)便的上位機(jī)接口實(shí)現(xiàn)大數(shù)據(jù)量的變量實(shí)時(shí)監(jiān)控和在線程序加載功能。USB接口以其簡(jiǎn)單、高速與通用的優(yōu)勢(shì)成為優(yōu)選。介紹一種基于USB接口芯片(CY7C68013A)和FPGA實(shí)現(xiàn)的ADSP-TS101擴(kuò)展USB接口的設(shè)計(jì)方法，該方法利用DSP的Link-port接口，以DMA方式進(jìn)行高速數(shù)據(jù)交換，目前該設(shè)計(jì)已成熟、可靠地應(yīng)用于某彈載信號(hào)處理系統(tǒng)。

　　關(guān)鍵詞：USB;DSP Linkport;PC機(jī)接口;高速數(shù)據(jù)交換

　　引言

　　ADI公司的DSP器件(ADSP-TS101)需要利用上位機(jī)對(duì)其中的大數(shù)據(jù)量的軟件變量進(jìn)行實(shí)時(shí)監(jiān)控和記錄，這就需要一個(gè)上行傳輸給上位機(jī)的高速通信接口，數(shù)據(jù)上行的數(shù)據(jù)率需要大于6 MB/s。同時(shí)這個(gè)通信接口還需具有雙向特性，通過(guò)數(shù)據(jù)下行可實(shí)現(xiàn)在線程序加載與燒寫。這樣的通信接口，還需具備設(shè)備連接簡(jiǎn)單、通用性強(qiáng)等特性，并能實(shí)現(xiàn)遠(yuǎn)程(大于3m)數(shù)據(jù)傳輸。

　　ADSP-TS101自身的外總線接口和鏈路口(Linkport接口)，雖速度很快，但連接復(fù)雜，難以長(zhǎng)線傳輸，并不具備上述需求特征。可以通過(guò)在DSP的Linkport總線接口上增加FPGA實(shí)現(xiàn)的適配電路，擴(kuò)展USB 2.0接口，實(shí)現(xiàn)上述應(yīng)用需求。下文將介紹具體的實(shí)現(xiàn)方案。

　　1 系統(tǒng)總體方案

　　系統(tǒng)實(shí)現(xiàn)的總體方案如圖1所示。

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　　在本方案中，USB接口芯片選用Cypress公司的CY7C68013A。該芯片是Cypress公司FX2系列USB 2.0集成微控制器之一。集成了USB 2.0收發(fā)器、SIE、增強(qiáng)8051微控制器和GPIF，是一種優(yōu)秀的高速USB外設(shè)控制器。內(nèi)置的8051微控制器獨(dú)立于USB數(shù)據(jù)通道，由SIE實(shí)現(xiàn)大部分USB 1.1和USB 2.0協(xié)議;USB FIFO和外部從FIFO映射到相同的8個(gè)512 B RAM模塊，實(shí)現(xiàn)內(nèi)部傳輸和外部傳輸?shù)臒o(wú)縫連接，可以較低的代價(jià)獲得較高的帶寬;8.5 KB內(nèi)部RAM空間，可運(yùn)行較為復(fù)雜的固件，實(shí)現(xiàn)軟件對(duì)硬件的配置。GPIF是由用戶可編程有限狀態(tài)機(jī)驅(qū)動(dòng)的柔性8/16位并行口，可編程GPIF向量組成一個(gè)GPIF波形，匹配受控接口的時(shí)序。

　　ADSP-TS101作為彈載主DSP芯片，含4個(gè)鏈路口，每個(gè)鏈路口可在時(shí)鐘雙沿以8位進(jìn)行雙向數(shù)據(jù)傳輸，速率高達(dá)250 MB/s。通過(guò)該接口，DSP每個(gè)處理幀將預(yù)觀測(cè)的變量結(jié)果以DMA的方式打包向上位機(jī)發(fā)送。

　　FPGA實(shí)現(xiàn)ADSP-TS101的Linkport接口與CY7C68013A之間的雙向數(shù)據(jù)緩沖和接口協(xié)議轉(zhuǎn)換?？紤]到CY7C68013A中的FIFO容量較DSP的一個(gè)處理幀預(yù)發(fā)送或接收的數(shù)據(jù)量較小，故在FPGA中設(shè)置上行和下行各一個(gè)大容量FIFO，用于數(shù)據(jù)緩沖，以減少對(duì)DSP中并行流水運(yùn)行的程序的打擾。這里，由于DSP鏈路口的瞬時(shí)數(shù)據(jù)率遠(yuǎn)高于USB芯片的傳輸速率(理論上限為60 MB/s)，故FIFO的DSP端口的數(shù)據(jù)傳輸為：一個(gè)處理幀只操作一次，而USB芯片端則分成多次操作。

　　限于篇幅，下文將重點(diǎn)對(duì)傳輸數(shù)據(jù)率要求高、設(shè)計(jì)難度大的上行通道的設(shè)計(jì)進(jìn)行詳細(xì)描述。

　　2 FPGA的模擬Linkport口設(shè)計(jì)

　　FPGA需要模擬Linkport口的接口時(shí)序，其與DSP的硬件連接關(guān)系圖如圖2所示。

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　　Link協(xié)議通過(guò)8位并行數(shù)據(jù)總線完成雙向數(shù)據(jù)傳輸，與數(shù)據(jù)總線配合的還有相應(yīng)的時(shí)鐘信號(hào)線LxCLKIN，LxCLKOUT。

　　2.1 Linkport口的傳輸協(xié)議

　　Linkport口傳輸數(shù)據(jù)時(shí)，每8個(gè)周期傳送一個(gè)4字組(16 B)，在時(shí)鐘的上升沿和下降沿均傳送一個(gè)字節(jié)。在傳送過(guò)程中，發(fā)送端將檢測(cè)接收端的LxCLKOUT信號(hào)，僅當(dāng)接收端將它的LxCLKOUT置為高時(shí)，即接收端處于接收方式，且有空閑的緩沖時(shí)，發(fā)送端才可以啟動(dòng)下一個(gè)傳送過(guò)程。

　　傳送啟動(dòng)過(guò)程如圖3所示，發(fā)送端驅(qū)動(dòng)信號(hào)LxCLKOUT為低電平，以此向接收端發(fā)出令牌請(qǐng)求，發(fā)出令牌請(qǐng)求后，發(fā)送端等待6個(gè)周期，并驗(yàn)證LxCLKIN是否依舊為高，若是則啟動(dòng)傳送過(guò)程。傳送過(guò)程啟動(dòng)一個(gè)周期以后，接收端將發(fā)送端的LxCLKIN驅(qū)動(dòng)為低，以此作為連接測(cè)試。若接收完當(dāng)前4字組后接收端無(wú)法再接收另外的4字組，則接收端保持LxCLKIN為低。這種情況下，緩沖空閑后LxCLKIN信號(hào)被禁止。若緩沖為空，則接收端將置LxCLKIN為高電平。

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　　作為同步信號(hào)，LxCLKOUT信號(hào)由發(fā)送端驅(qū)動(dòng)。數(shù)據(jù)在LxCLKOUT的上升沿和下降沿處鎖存到接收緩沖中，發(fā)送和接收緩沖都是128b寬。 LxCLKIN信號(hào)由接收端驅(qū)動(dòng)，發(fā)往發(fā)送端，它通常用作“等待”指示信號(hào)，但LxCLKIN信號(hào)也可以用作連接測(cè)試信號(hào)，保證接收端能正確地接收當(dāng)前傳送數(shù)據(jù)。

　　當(dāng)LxCLKIN信號(hào)用于等待指示信號(hào)時(shí)，接收端驅(qū)動(dòng)LxCLKIN信號(hào)為低電平。若LxCLKIN信號(hào)保持低電平狀態(tài)，則發(fā)送端可以[完成當(dāng)前的4字組傳送，但無(wú)法啟動(dòng)下一個(gè)垂字組傳送。若還有其余的數(shù)據(jù)需要傳送，發(fā)送端需將LxCLKOUT置低，并等待接收端將LxCLKIN驅(qū)動(dòng)為高電平。如果在第12個(gè)時(shí)鐘沿到來(lái)之前LxCLKIN變?yōu)楦唠娖?，則緊跟著傳送的將是新的4字組。

　　2.2 FPGA內(nèi)的Linkport口邏輯設(shè)計(jì)

　　由于Link協(xié)議采用雙時(shí)鐘沿傳輸數(shù)據(jù)，而同步FPGA系統(tǒng)中，一般只采用單一時(shí)鐘的上升沿完成操作，因此需要將FPGA系統(tǒng)工作頻率SCLK設(shè)定為L(zhǎng)ink時(shí)鐘的2倍。然后將該時(shí)鐘的兩分頻輸出作為L(zhǎng)xCLKOUT信號(hào)，有效數(shù)據(jù)則在SCLK的上升沿更新。

　　FPGA中的Linkport口接口模塊電路與ADSP-TS101的Linkport口完全兼容，且采用了雙向雙倍數(shù)據(jù)傳輸DDR技術(shù)，能實(shí)現(xiàn)雙向雙倍的數(shù)據(jù)傳輸。FPGA中的Link口接口模塊電路如圖4所示。

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　　圖5是FPGA內(nèi)實(shí)現(xiàn)DSP數(shù)據(jù)上行的Linkport口接收時(shí)序仿真圖(基于Modelsim仿真軟件)。

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　　Link口協(xié)議的一大特點(diǎn)就是在收發(fā)數(shù)據(jù)時(shí)可以選擇是否需要校驗(yàn)位VERE比特，VERE的啟用或關(guān)閉可以通過(guò)ADSP-TS101中的寄存器來(lái)設(shè)置，也可以通過(guò)FPGA模塊中的Verein信號(hào)置高或置低來(lái)設(shè)置。該設(shè)計(jì)在FPGA中設(shè)置VERE信號(hào)的啟用或關(guān)閉。當(dāng)VERE啟用后，F(xiàn)PGA模塊中的輸出信號(hào)Rx_Vere_Bad用于表征最后接收的128 b數(shù)據(jù)是否正確。由于使用VERE有兩個(gè)好處，一是能保證數(shù)據(jù)的完整性;二是能減小在兩個(gè)時(shí)鐘不嚴(yán)格一致的系統(tǒng)中傳輸數(shù)據(jù)時(shí)產(chǎn)生數(shù)據(jù)重疊的可能性。因而在設(shè)計(jì)中采用了帶數(shù)據(jù)校驗(yàn)的傳輸方式。

　　3 USB傳輸設(shè)計(jì)

　　3.1 傳輸方式的確定

　　CY7C68013A芯片具有GPIF模式和從屬FIFO(Slave FIFO)模式兩種接口工作模式。在本設(shè)計(jì)中，USB數(shù)據(jù)傳輸存儲(chǔ)模塊負(fù)責(zé)完成存儲(chǔ)算法產(chǎn)生的大量數(shù)據(jù)的高速傳輸，由于不涉及到對(duì)外部電路的控制，所以不選用GPIF模式，而選擇Slave FIFO模式進(jìn)行連接。在數(shù)據(jù)傳輸時(shí)，用Slave FIFO接口模式，批量傳輸，自動(dòng)輸入(AUTOIN)方式，使用EP6端口作為上行輸入緩沖區(qū)。CY7C68013A的，Slave FIFO接口模式如圖6所示。

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　　3.2 EZ-USB FX2時(shí)序設(shè)計(jì)

　　在本設(shè)計(jì)的FPGA中，設(shè)計(jì)了如圖6的外部主控制器的功能邏輯。由于DSP端Linkport口數(shù)據(jù)傳輸速率很高，而在USB端的速率可能無(wú)法跟Linkport口的數(shù)據(jù)率相匹配，故在FPGA中開(kāi)辟一個(gè)2KB的FIFO，經(jīng)由Linkport上傳的數(shù)據(jù)首先傳送到FIFO中，之后再經(jīng)由USB口上傳至主機(jī)。為了保證數(shù)據(jù)傳輸?shù)耐暾裕O(shè)計(jì)USB的數(shù)據(jù)傳輸速率為DSP Link口的1/8。在此，對(duì)FPGA邏輯應(yīng)用Modelsim軟件進(jìn)行了仿真，仿真結(jié)果如圖7所示。

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　　圖7中，在LxCLKIN時(shí)鐘的上升沿和下降沿將DSP_Data中的數(shù)據(jù)寫入到FPGA的FIFO中，然后再把FIFO中的數(shù)據(jù)從數(shù)據(jù)線USB_Data中輸出給EZ-USB FX2的FD數(shù)據(jù)線，最后經(jīng)由USB傳送給主機(jī)。圖中USB_Data的數(shù)據(jù)率明顯只有DSP_Data數(shù)據(jù)率的1/8，是符合設(shè)計(jì)要求的。

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　　在上傳傳輸時(shí)，采用異步自動(dòng)輸入方式。EZ-USB FX2芯片F(xiàn)IFO異步寫時(shí)序如圖8所示。根據(jù)此時(shí)序，在本設(shè)計(jì)中，F(xiàn)PGA輸出的USB_Data信號(hào)提供給USB的FD數(shù)據(jù)線，F(xiàn)PGA輸出的USB_SLWR提供給USB的SLWR，USB端便能在SLWR的下降沿把數(shù)據(jù)線FD中的數(shù)據(jù)寫入到FX2芯片F(xiàn)IFO中，并由USB傳送給主機(jī)。

　　4 結(jié)語(yǔ)

　　本系統(tǒng)經(jīng)測(cè)試驗(yàn)證，通過(guò)該擴(kuò)展USB接口，配合定制的上位機(jī)軟件，DSP數(shù)據(jù)上傳PC機(jī)的速率平均達(dá)到8 MB/s以上，連接可靠穩(wěn)定，滿足對(duì)DSP變量實(shí)時(shí)監(jiān)測(cè)的數(shù)據(jù)率需求，同時(shí)可通過(guò)此接口完成程序的加載與燒寫功能。僅需一臺(tái)帶USB接口的PC機(jī)，就能完成彈載DSP系統(tǒng)的實(shí)時(shí)測(cè)試與在線程序加載，簡(jiǎn)捷、通用、方便，具有顯著的工程實(shí)用價(jià)值。