對(duì)CPLD多方案現(xiàn)場(chǎng)可編程配置的實(shí)現(xiàn) - 基于DSP的CPLD多方案現(xiàn)場(chǎng)可編程配置

　　3 對(duì)CPLD多方案現(xiàn)場(chǎng)可編程配置的實(shí)現(xiàn)

　　在DSP的控制下，將所需配置方案的配置數(shù)據(jù)，采用被動(dòng)串行配置方式完成cPLD的配置。

　　3.1 引腳描述與配置時(shí)序

　　FLExlOK的引腳及功能如下：

　　MSELO、MSEL1一配置方式選擇端；

　　nSTATus一器件的狀態(tài)輸出端，器件配置發(fā)生問題時(shí)被拉低，漏極開路；

　　nCONFIG一配置控制輸入端，低電平復(fù)位器件，上升沿跳變啟動(dòng)配置，漏極開路；

　　CONF一DONE一狀態(tài)輸出端，配置時(shí)為低，配置數(shù)據(jù)接收完畢后釋放，漏極開路；

　　1NT-DONE一狀態(tài)指示端，配置時(shí)為低，配置數(shù)據(jù)初始化完成后釋放，漏極開路；

　　DCLK一配置時(shí)鐘信號(hào)端；

　　DATA0--配置數(shù)據(jù)輸入端。

　　被動(dòng)串行配置（PS模式）的時(shí)序如圖3所示。

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　　圖3中關(guān)鍵的時(shí)序參數(shù)如表1所列。

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　　3.2配置過程描述

　　參照被動(dòng)串行配置時(shí)序，DSP控制下CPLD現(xiàn)場(chǎng)配置的實(shí)現(xiàn)過程如下所述。

　　首先，DSP將一個(gè)方案的配置數(shù)據(jù)從外部數(shù)據(jù)存儲(chǔ)器中讀入內(nèi)部DARAM.然后，在DCONFIG上產(chǎn)生一個(gè)由低到高的跳變，使CPLD進(jìn)入配置狀態(tài)，等待CPLD釋放nSTATUS.nSTATuS變高之后，通過McBSP在時(shí)鐘（DCLK）上升沿將配置數(shù)據(jù)逐位送到DATA0上，時(shí)鐘（DCLK）頻率選為10MHz。CPLD接收完所有配置數(shù)據(jù)（120 000字節(jié)）后，會(huì)釋放CONF_DONE,變成高電平，之后DSP仍須在DCLK上輸出脈沖來初始化CPLD器件，直到INT_DONE被釋放變成高電平，表示CPLD器件初始化完畢，進(jìn)入用戶狀態(tài)，配置過程結(jié)束。在配置的過程中，沒有握手信號(hào)。一旦CPLD檢測(cè)到出錯(cuò)，會(huì)將nSTATus拉低，此時(shí)會(huì)產(chǎn)生DSP外部中斷。DSP響應(yīng)中斷后，在nCONFIG上產(chǎn)生一個(gè)由低到高的跳變，重新開始配置，或者DSP檢測(cè)到配置出錯(cuò)，也要強(qiáng)制重新開始配置。

　　配置結(jié)束后，DSP和CPLD將工作于該方案模式下。當(dāng)需要進(jìn)入其它方案模式時(shí)，DSP按照需求讀入新的配置方案數(shù)據(jù)，對(duì)CPLD重新進(jìn)行配置。由于DSP的高處理速度（100MIPS）和配置時(shí)鐘的高頻率（10MHz），使得CPLD的配置時(shí)間小于20ms,因此可以快速、靈活地實(shí)現(xiàn)各配置方案間的現(xiàn)場(chǎng)實(shí)時(shí)切換。

　　結(jié)束語

　? 本設(shè)計(jì)的思路及方法也適用于其它DSP+CPLD/FPGA或MCU+CPLD/FPGA系統(tǒng)，利用系統(tǒng)中現(xiàn)有的DSP/MCU和大容量通用數(shù)據(jù)存儲(chǔ)器，省去專用的配置PROM,方便靈活地實(shí)現(xiàn)對(duì)CPLD的現(xiàn)場(chǎng)可編程配置。

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