本帖最后由 一只耳朵怪 于 2018-6-22 09:54 編輯
大家好：138上DSP的ram里L1P，L1D，L2都分別有兩個，個人理解L1P，L1D默認作高速緩存，L2為程序存儲，關鍵是
2018-06-21 00:37:03
那樣的話，L1 直接和 CCI 交互會很慢吧
2023-01-02 17:27:35
了中斷通知core1，數(shù)據(jù)還在core0的L2，core1訪問core0的L2來完成數(shù)據(jù)傳輸。我的疑問是：我的理解是對的嗎？core1為什么可以訪問core0的L2 RAM？
2018-06-25 06:16:40
您好，在2 級和3 級（L2 和L3）互連子系統(tǒng)中，提到“基本功能性的軟件測試”，強烈建議使用基本功能性的引導時間軟件測試，我查看Cortex-R4的手冊，貌似沒有L3系統(tǒng)啊，請問“基本功能性的引導時間軟件測試”是怎么實現(xiàn)的呢？
2018-08-08 08:36:03
對于其它外設不會修改，即只有CPU進行讀寫的數(shù)據(jù)，有兩種配置方案：1.將L2 Cache配置為SRAM，數(shù)據(jù)存于L2 Cache，即數(shù)據(jù)直接放置于L2 Cache中2.配置L2 Cahce全部為緩存，將數(shù)據(jù)存于DDR2中，配置此段DDR2相應的MAP寄存器以上兩種方案，哪種方案更優(yōu)？
2019-08-05 14:50:55
以A15為例，假設L1 cache是2way 4set的 cache type，而L2 cache的空間會比L1大很多，那么L2 cache會是什么樣的結(jié)構(gòu)呢？是不是需要cache line的大小一樣？或者需要與L1相對應嗎，比如也是4set的？
2022-08-12 11:36:49
【作者】：楊兆清;【來源】：《電聲技術》2010年02期【摘要】：<正>2010年1月8日,知名音響品牌BOSE在中國推出L1 Compact音樂娛樂擴聲系統(tǒng)。與傳統(tǒng)
2010-04-23 11:15:00
C674xDSPL2有一個容量為1MB的L2 ROM，該ROM的功用是什么，謝謝
2018-08-01 08:53:56
目前從事DM8148平臺的開發(fā)工作，想請教一個問題：
通常情況下，數(shù)據(jù)從外存通過EDMA搬移到L2 cache，然后L1 cache 命中，供CPU訪問，CPU處理完數(shù)據(jù)，在通過EDMA 將處理
2018-06-22 03:35:14
? ?]],
? ?l1PMode:"32K",
? ?l1DMode:"32K",
? ?l2Mode:"128K"
]
由此可以看出L2中256K的容量
2018-06-21 04:58:12
在多處理器配置中，在監(jiān)聽控制單元(SCU)的控制下，高速緩存相關群集中最多有八個處理器可用，該監(jiān)聽控制單元維護L1、L2和L3數(shù)據(jù)高速緩存一致性。
本節(jié)提供周期模型與硬件的功能比較的摘要，以及周期模型的性能和準確性
2023-08-12 07:30:35
L1和L4信號線，L2地線層，L3電源層。如果L4層上的元器件較少，是主布線層，那么將L2改為電源，L3為地，效果可能會更好些。
2019-05-24 06:01:16
L1和L4信號線，L2地線層，L3電源層。如果L4層上的元器件較少，是主布線層，那么將L2改為電源，L3為地，效果可能會更好些。 6層板：L2和L5為地線層和電源層，其它為信號層。
2019-05-21 10:19:01
嗨，U4301A PCIe 8 GT / s分析儀是否支持ASPM L1子狀態(tài)L1.1和L1.2跟蹤（LTSSM流程）？ 以上來自于谷歌翻譯 以下為原文Hi, Does U4301A PCIe 8
2018-11-02 09:39:24
L1=Link([0 0.1050 0 0 ]); %定義D-H參數(shù)L2=Link([pi/200.25-pi/20 ]);L3=Link([0 00.0350 0 ]);L4=Link([0
2019-03-22 21:20:08
最近在學習ZIGBEE的過程中產(chǎn)生了這么幾個疑惑，望高人指點。1、圖中L1的作用是什么？2、為什么要用到兩個晶振？3、四腳的無源晶振怎么畫原理圖和PCB，圖中晶振只有兩個引腳而實際卻是四個?
2019-04-09 04:43:16
Virtualization: #cpu支持的虛擬化技術L1d cache:#一級緩存（google了下，這具體表示表示cpu的L1數(shù)據(jù)緩存）L1i cache:#一級緩存（具體為L1指令緩存）L2 cache
2022-10-11 18:48:38
收音機接收電路（一般稱為調(diào)諧電路）：原理圖如下：?l1：接收天線l2與c：組成諧振電路l3：將選擇的信號送接收電路天線線圈接收不同頻率的信號，就會在l2端產(chǎn)生不同頻的感應電動勢。
2020-09-05 00:01:59
這是網(wǎng)上的電路圖，它的解釋是：L2是反饋線圈，同時也與D4、D3、C3一起組成穩(wěn)壓電路。當線圈L3經(jīng)D6整流后在C5上的電壓升高后，同時也表現(xiàn)為L2經(jīng)D4整流后在C3負極上的電壓更低，當?shù)椭良s為
2018-10-25 13:53:20
配置強大、做工出色、網(wǎng)速超快的路由器那么建議你選擇更高端的優(yōu)酷路由器L2，這外觀這配置簡直碉堡了。?京東售價69京東售價69?淘寶賣家單個批發(fā)價59淘寶賣家單個批發(fā)價59?L1C中秋搶購特價L1C中秋搶購特價?碉堡了的優(yōu)酷路由器L2碉堡了的優(yōu)酷路由器L2??
2016-09-18 21:42:42
大家好：我對于C6678的L2 SRAM（0x00800000）以及各個core私有的L2 SRAM（core 0：:0x10800000，core1:0x11800000），存在些疑問，想請教
2019-01-09 10:48:30
諸位高手：小弟使用的是C6747，資料上說這款芯片上有好幾個RAM，包括L1、L2和shared RAM，而L1、L2又分別有兩塊地址與之對應，不知有何區(qū)別，而shared RAM與L2又有何區(qū)別？sharedRAM 的訪問速度如何，可配置為Cache么？望乞賜教。
2018-08-07 07:31:27
緩存性實際上是在內(nèi)存DDR2中劃定一塊區(qū)域（其起始位置為baseAddr、區(qū)域長度為），只有存儲在該區(qū)域的變量才能被緩存控制器讀取并存儲到緩存（L1、L2）中；而在該區(qū)域以外的變量則不會被緩存控制器訪問
2020-05-21 07:29:59
市電整流為直流，再把直流變成幾十千赫茲的 高頻電流，然后用鐵氧休變壓器對高頻、高壓脈沖降壓。圖中R2、C1、VD5為啟動觸發(fā)電路。C2、C3、L1、L2、L3、VT1、VT2構(gòu)成高頻振蕩部分。元器件選擇
2008-10-07 08:58:15
原L11.2mm的漆包線在骨架上繞24T作Ll，用φ0.7mm的漆包線繞12T作L2。用φ0.4mm的漆包線繞上300T作輸出線圈L3, 現(xiàn)在L1用2.5mm24T.L3用1.0mm400T
2019-06-21 22:35:57
WARNING L1: UNRESOLVED EXTERNAL SYMBOL
SYMBOL:_SENDCHAR
MODULE:main1051.obj (MAIN1051
2023-10-08 07:21:14
最近看6678手冊知道每個核都有自己的L1 L2 SRAM ，這沒問題，但是看2.3節(jié)的Memory Map Summary ,發(fā)現(xiàn)除了core 0 到core7的 L1,L2地址，還有一個
2018-06-21 17:19:29
的，只能輸入的是偏移延遲和偏移損失。但是自定義校準套件的指令明確表明這些標準存在L0，L1，L2系數(shù)。我們想知道為什么8720ES不可能輸入短標準的那些系數(shù)，或者僅僅輸入偏移延遲和偏移丟失信息就足夠
2019-05-20 08:02:10
關于cache配置的問題，在L1或者L2中可以配置為cache或者SRAM，請問cache的配置與什么有關？有一些參考資料么？謝謝沒有搞清楚應當如何配置ｃａｃｈｅ，以及配置多大的ｃａｃｈｅ，求指導?。?！
2018-07-25 09:24:32
各位大牛好，
? ? ? ? ?在做DM8148開發(fā)過程中，需要將ARM處理器輸出的數(shù)據(jù)寫入DSP端的L2緩存中，以便于DSP提高算法處理的速度。目前，我們的做法：
在DSP端定義個buffer放在L2緩存中；
在ARM端根據(jù)內(nèi)存分配的指針直接將數(shù)據(jù)拷貝到定義的buffer中;
2018-05-28 08:03:21
您好，我使用的芯片是C6748，使用DSP/BIOS。C6748的L1P L1D L2都可以部分配置成緩存或RAM。DSP/BIOS中默認設置L1P L1D為cache，L2全部為RAM。請問，在
2018-08-02 06:54:06
在文檔EVLCMB1-90WADP中，L2是簡單的電感還是變壓器？如果它是變壓器，那么匝數(shù)比是多少？以上來自于谷歌翻譯以下為原文 In the document EVLCMB1
2019-01-23 06:08:00
/AWR1642上總共有768KB L3 RAM。這768KB L3內(nèi)存按照128KB一個bank，分成了6個bank（bank6～bank1），其中bank1到bank3是專門給DSS使用的。剩下的3個
2019-03-12 06:45:10
練習：利用定時器使L1每秒閃爍（亮0.5秒滅0.5秒），L8亮五秒滅五秒。關閉蜂鳴器。#include "reg52.h"***it L1 = P0^0;***it L
2022-01-12 07:22:47
/AWR1642上總共有768KB L3 RAM。這768KB L3內(nèi)存按照128KB一個bank，分成了6個bank（bank6～bank1），其中bank1到bank3是專門給DSS使用的。剩下的3個
2022-11-10 08:06:00
我想測量這3個相位線（三相到380-440V）這三個相同的50Hz頻率的正弦波信號。對這三條線進行零交叉，如+VE和VE半周期。我想測量這三個信號之間的相移。相角L1相為0°，L2相為120°，L3
2019-10-18 06:45:19
：失?。?b class="flag-6" style="color: red">1）；中止（1）；警告（0）]有人知道“L1C”是什么意思（上面是“DUT的父端口不支持L1C”）嗎？關于如何正確管理USB2.0 LPM L1兼容性，是否有一些FX3FW示例？謝謝，達克斯
2019-06-27 09:09:50
請問，用I.MX6UL開發(fā)板OKMX6UL，使用Linux的情況下，如何獲取CPU中L1/L2的Cache狀態(tài)和大小；如何禁用和使能Cache？
2022-11-29 06:37:16
接L1和L3（不用區(qū)分火線和零線），然后L1C接到L1，L2C接到L3； 三相電接L1、L2和L3，然后L1C接到L1，L2C接到L3； 當然還要接地。試運行 用miniUSB...
2021-09-17 06:55:48
大家好，我想購買一臺帶有兩個處理器的服務器，每個處理器至少支持16個核心，我還需要它們支持CMT，MBM，L3 CAT和L3 CDP，在理想的世界中它們也支持MBA。我已經(jīng)讀過家庭E5xxxx v4
2018-11-06 11:19:54
#include#include #define uchar unsigned char #define uint unsigned int***it L1=P3^0;***it L2=P3^1
2016-04-06 16:59:32
時間分開的法子。#include***it K1=P1^0;***it L1=P1^4;***it L2=P1^5;***it L3=P1^6;***it L4=P1^7;unsigned char
2012-09-13 20:22:05
L3);uchar ECO,u,L1,L2,L3;unsigned long num;void main(){TCL2543_CS=1;TCL2543_CLK=0;while(1){num
2016-04-20 15:13:24
描述用于 Commodore C64 BN/E 250469 的 L1 過濾器更換用于 250469 板的原始 L1 線路濾波器（可能是Tokin D-08C2）已停產(chǎn)。此適配器板可讓您使用現(xiàn)代 Laird CM4545Z131B-10 作為替代品。PCB
2022-07-29 06:18:26
;***it l1=P3^4;//l1是第一豎列***it l2=P3^5;***it l3=P3^6;***it l4=P3^7;***it wela=P2^7;***it dula=P2^6;uchar
2014-03-13 16:12:23
這個圖中，L3是什么元件？L1、L2、L3有什么區(qū)別？
2015-11-02 00:50:08
相序保護器和缺相保護器都是三相保護器，他們之間既有聯(lián)系又有區(qū)別，眾所周知，三相電的三根火線L1,:L2,L3是有方向的，相鄰的兩根火線相差180度，因此順序是不能接反的，比如，L1,L2,L3
2021-09-13 09:34:07
感謝，進來的朋友。本人請教幾個問題。L1,L2,L3估計是3V-5V電壓的小燈.1.當電流從1線進入時，L2與L3燈會亮嗎？如果不會亮，電流是否從M3(二極管)通過了，為什么不從L2、L3通過。還是
2015-11-02 22:29:27
幾章習題答案一、十四章課時習題一、十四章課時習題1.某機有五個中斷源L0、L1、L2、L3、L4，按中斷響應的優(yōu)先次序由高向低排序為L0→L1→L2→L3→L4，現(xiàn)要求中斷處理次序改為L1→L
2021-07-26 06:44:21
目前從事DM8148平臺的開發(fā)工作，想請教一個問題：通常情況下，數(shù)據(jù)從外存通過EDMA搬移到L2 cache，然后L1 cache 命中，供CPU訪問，CPU處理完數(shù)據(jù)，在通過EDMA 將處理
2018-07-24 06:57:47
想把L2空間一部分設置成緩存，緩存大小為64kb，把DDR上最開始的16M設置成cacheable，我是這樣配置的：L2CFG=0x2h；L2INV=1；MAR128=0XFFFFFFFFh；不知
2018-08-02 07:44:50
1 最近在學習c6678存儲層次結(jié)構(gòu)域cache，想問一下msmc一般推薦怎么用（就是直接作為共享的sdram，還是配置為shared L2，或者配置為shared L3）？2 關于4M 的MSM
2018-08-07 08:20:22
有哪位大神解讀一下，L2當中的1M的ROM怎么使用，沒有找到相關的文檔！
2019-07-24 06:40:32
創(chuàng)龍技術支持工程師您好： 我使用C6748實現(xiàn)圖像處理，需要完成CACHE的優(yōu)化。圖像處理的圖片為64K，想將L2分配為128Kcache與128K 內(nèi)部RAM使用。問題1：128K的內(nèi)部RAM存儲
2019-10-21 08:21:50
在調(diào)試6670時，發(fā)現(xiàn)L2的地址有0x0080 0000，每個核也有自己的L2地址，像核0 有0x1080 0000。難道每個核有自己的L2，另外有一個L2？如果是這樣的話，這兩種L2有什么關系嗎？ 謝謝啊
2019-01-04 11:30:22
各位專家好：請問在內(nèi)存保護機制中 L2MPFAR 寄存器保存的是地址是不是相對于L2 SRAM的偏移地址？如果是，那么這個 L2 SRAM 是Local SRAM 還是 CorePac L2 SRAM？
2019-01-10 11:37:07
請問在C6678中，EDMA和 IDMA有什么差別呢？L1DCache能Cache外存上（如DDR3或EMIF16NOR）的數(shù)據(jù)嗎？把L2作為Cache用和，把L2用作RAM再用EDMA乒乓緩存結(jié)構(gòu)，那個性能會好些呢？
2018-08-07 06:08:37
DSPL2RAM o = 0x00800000 l = 0x00040000 /* 256kB L2 Internal RAM */ SHDSPL2RAM o = 0x11800000 l
2019-01-15 07:40:42
在C6655的memory map summary中這兩個地址有什么區(qū)別00800000 008FFFFF1M Local L2 SRAM10800000 108FFFFF1M CorePac0 L2 SRAM還是對于單核來說就是一樣的東西，而是使用的場合不一樣？
2018-07-24 08:10:12
最近在TMS320F2812上實現(xiàn)1024點FFT，分配空間時出現(xiàn)了RAM不夠的情況，因為段DRAMH0的可用空間不夠，編譯一直提示段.ebss分配失敗，所以想利用L0、L1這兩段空間，不知道可以？（主要是L0、L1是受CSM保護的，不知道能不能進行分配）
2018-08-20 07:23:45
28335的SRAM共有34K,L0~L3為雙端口RAM,L4~L7為DMA應用RAM，這些已經(jīng)占用了32K空間；而參照F28335的內(nèi)存映射表（Page37,SPRS439m）時28335的CMD
2018-08-22 10:19:01
( 'd',0.525, 'a',0.15,'alpha',pi/2) ; L2 =Link( 'd',0, 'a',0.79, 'alpha',0) ; L3 =Link( 'd',0, 'a
2020-01-09 11:25:53
方法”等于L1，其中啟用了PHY。1 -如果PHY禁用，CPU如何從USB總線重新喚醒？2——是否可以使用API進入L2掛起模式？這對于節(jié)省一些MW和達到2.5mA的總懸浮電流是非常有用的。謝謝達克斯
2019-10-14 07:38:23
本帖最后由 一只耳朵怪 于 2018-6-19 14:24 編輯
大家好，我用的是6678開發(fā)板，看數(shù)據(jù)手冊上有這么一段To support MSMC, the L2 memory
2018-06-19 00:53:16
,L2設256KBCACHE 此時將FFT輸入輸出旋轉(zhuǎn)因子都放在L2里，需要254933個周期。都放在MCSM需要295429個周期。都放在DDR3中要274579周期。 這是CACHE未命中miss
2018-06-25 00:01:32
小弟費解了很久的電路。 L1 L2 L3是三相電源輸入端， 系統(tǒng)供電是由L1 L2通過變壓器整流得到。4N25 是個光耦（原理圖估計是抄板的來的） 。 光耦輸出的信號由單片機檢測。 產(chǎn)品是個三相電機控制系統(tǒng)。 那該電路到底是什么功能呢？過零檢測？ 相序檢測？
2019-09-16 13:48:48
函數(shù)的功能就是使能L1-Cache。L1-Cache由兩部分組成，L1 instruction cache與L1 data cache。可以看下面Cortex –M7的組成框圖。
2016-08-12 11:55:36
通過TDA2x中datasheet提及到的“Up to 2.5MB of on-chip L3 RAM”，這部分的L3 RAM是在哪里可以設置或者查看的？
2022-05-11 18:41:09
L1可級聯(lián)，信號限制器L1 信號限制器采用分立式混合設計，采用薄膜制造工藝以實現(xiàn)精確的性能和高可靠性。此設計使用肖特基橋式四極管和反并聯(lián)二極管，可在寬帶頻率范圍內(nèi)提供一致
2023-04-19 16:54:48
Qorvo QPQ1063 L1/L2低損耗GPS SAW雙工器Qorvo QPQ1063 L1/L2低損耗GPS SAW（表面聲波）雙工器優(yōu)化用于抑制無用的GPS信號。QPQ1063為支持的波段
2024-02-26 23:23:54
Qorvo QPQ1028雙用途GPS L1/L2雙路濾波器Qorvo QPQ1028雙用途GPS L1/L2雙濾波器為低功耗發(fā)射器提供出色的功率處理能力。QPQ1028設計用于抑制雜散信號，無需
2024-02-26 23:27:17
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