運(yùn)用SPECCTRAQuest實(shí)現(xiàn)高速圖像處理電路設(shè)計(jì)

運(yùn)用SPECCTRAQuest實(shí)現(xiàn)高速圖像處理電路設(shè)計(jì)

本文介紹了以TMS320C6701為核心的高速處理電路的PCB設(shè)計(jì)。通過(guò)利用Cadence的SPECCTRAQuest軟件對(duì)關(guān)鍵信號(hào)進(jìn)行仿真，確定了其拓?fù)浣Y(jié)構(gòu)，保證了信號(hào)的完整性，同時(shí)縮短了產(chǎn)品的開(kāi)發(fā)周期，減少了開(kāi)發(fā)成本。
關(guān)鍵詞：SPECCTRAQuest；信號(hào)仿真；信號(hào)完整性；TMS320C6701

引言
隨著半導(dǎo)體工藝的迅猛發(fā)展，高速電路設(shè)計(jì)成為設(shè)計(jì)電路時(shí)必須要解決的問(wèn)題。而高速設(shè)計(jì)所面臨的信號(hào)完整性問(wèn)題(包括信號(hào)過(guò)沖和下沖，信號(hào)振鈴回繞，信號(hào)延遲，信號(hào)串?dāng)_，接地反彈等)就成為利用傳統(tǒng)設(shè)計(jì)方法進(jìn)行設(shè)計(jì)的一個(gè)瓶頸。設(shè)計(jì)人員借助EDA軟件對(duì)信號(hào)完整性進(jìn)行分析，可精確預(yù)測(cè)并消除這些問(wèn)題。

應(yīng)用開(kāi)發(fā)背景
本文中設(shè)計(jì)的高速圖像處理電路是圖像處理系統(tǒng)中的主要信息處理運(yùn)算模塊。高速處理器需要對(duì)圖像進(jìn)行高速、實(shí)時(shí)的處理，是捕獲/跟蹤算法運(yùn)行的平臺(tái)。它是一個(gè)以浮點(diǎn)DSP芯片為核心的處理器子系統(tǒng)，選用TMS320C6701為主處理芯片。由于DSP的時(shí)鐘頻率高達(dá)160MHz，并且與它相連的SDRAM的頻率也要到80MHz，因此，必須解決由于頻率過(guò)高所帶來(lái)的信號(hào)完整性問(wèn)題以及電磁兼容性問(wèn)題。Cadence軟件作為眾多EDA工具中的佼佼者，為高性能互連設(shè)計(jì)提供了一個(gè)完整的解決方案。該工具涉及仿真模型驗(yàn)證，拓?fù)浞治?，約束條件的產(chǎn)生，PCB布線等多個(gè)硬件設(shè)計(jì)環(huán)節(jié)。用戶可以在布線前利用Cadence的高速仿真工具SPECCTRAQuest對(duì)關(guān)鍵的拓?fù)浣Y(jié)構(gòu)進(jìn)行預(yù)仿真，依據(jù)仿真結(jié)果更改原理圖設(shè)計(jì)。根據(jù)所得到的較好的仿真結(jié)果，建立一套滿足性能指標(biāo)的物理設(shè)計(jì)規(guī)則。將這些規(guī)則從SPECCTRAQuest中導(dǎo)入到SPECCTRA自動(dòng)布線工具中，并通過(guò)它們限制PCB進(jìn)行自動(dòng)布線。布線后再進(jìn)行后仿真，進(jìn)一步驗(yàn)證布線的合理性。這樣才能保證關(guān)鍵信號(hào)的信號(hào)完整性，保證制板的一次性成功。

主要應(yīng)用和研究?jī)?nèi)容
高速圖像處理電路所完成的功能
本文中設(shè)計(jì)的高速圖像處理電路用于對(duì)成像器傳送來(lái)的圖像進(jìn)行處理，完成對(duì)圖像中目標(biāo)的自動(dòng)跟蹤，并且要保證圖像處理的實(shí)時(shí)性。
該信號(hào)處理器所要處理的圖像大小為256×320，每幅圖像共有81920個(gè)像素，每個(gè)像素的灰度值由一個(gè)8位的字節(jié)表示，共有256種灰度等級(jí)。即一幅圖像的數(shù)據(jù)量為80KB。成像器每秒采樣50幀圖像，這就要求硬件平臺(tái)在20ms甚至更短的時(shí)間內(nèi)處理完一幅圖像。經(jīng)過(guò)認(rèn)真分析研究選用TI公司的TMS320C6701高速DSP作為主處理芯片，主頻為160MHz。跟蹤算法要求較大的片外存儲(chǔ)空間來(lái)保存圖像幀數(shù)據(jù)，故需要較大容量的高速SDRAM作為片外存儲(chǔ)器，SDRAM要工作在1/2主時(shí)鐘頻率即80MHz。系統(tǒng)組成框圖如圖1所示。
數(shù)據(jù)及地址線拓?fù)浣Y(jié)構(gòu)的
確定及信號(hào)完整性分析
由于該電路板需要具有較高的可靠性、抗干擾性以及電磁兼容性，完全憑經(jīng)驗(yàn)靠技巧很難保證制板的成功。Cadence 能夠提供從建庫(kù)、原理圖輸入、信號(hào)仿真、PCB設(shè)計(jì)、到自動(dòng)布線等全流程的工具。因此，我們運(yùn)用Cadence軟件來(lái)進(jìn)行原理圖及PCB的設(shè)計(jì)。
此系統(tǒng)中工作頻率較高的部分為DSP和SDRAM，DSP核心工作在160MHz，SDRAM工作在80MHz。因?yàn)镈SP的內(nèi)部高頻對(duì)其他器件沒(méi)有影響，而DSP與SDRAM之間的連接為無(wú)縫連接，這些信號(hào)完整性好壞直接影響著DSP能否對(duì)SDRAM進(jìn)行正常存取。由圖1可看出DSP的外部存儲(chǔ)器接口中的數(shù)據(jù)總線和地址總線要連到SDRAM、FLASH MEMORY、雙口RAM存儲(chǔ)器上。如果直接連接，在用SPECCTRAQuest進(jìn)行仿真時(shí)發(fā)現(xiàn)，無(wú)論如何布局，數(shù)據(jù)線和地址線的信號(hào)波形都不能滿足要求。圖2和圖3分別為器件直接相連的拓?fù)浣Y(jié)構(gòu)和仿真波形圖。
經(jīng)過(guò)分析發(fā)現(xiàn)，F(xiàn)LASH MEMORY與雙口RAM存儲(chǔ)器需要通過(guò)CPLD對(duì)地址線進(jìn)行譯碼后產(chǎn)生的控制信號(hào)完成對(duì)這兩種存儲(chǔ)器的讀寫(xiě)，整個(gè)讀寫(xiě)周期較長(zhǎng)。而DSP與SDRAM為無(wú)縫連接，數(shù)據(jù)線、地址線以及控制信號(hào)直接連到SDRAM上，讀寫(xiě)周期較短，這樣就造成了數(shù)據(jù)線上的信號(hào)不理想。于是在設(shè)計(jì)中將DSP的地址線、數(shù)據(jù)線、控制線經(jīng)SN74LVCHR162245驅(qū)動(dòng)后再連接到FLASH MEMORY與雙口RAM存儲(chǔ)器上，經(jīng)過(guò)SPECCTRAQuest仿真表明，信號(hào)波形得到很大的改進(jìn)。圖4和圖5分別為改進(jìn)布局后數(shù)據(jù)線的拓?fù)浣Y(jié)構(gòu)和仿真波形圖。
通過(guò)進(jìn)一步規(guī)劃數(shù)據(jù)及地址總線的拓?fù)浣Y(jié)構(gòu)，可以使從兩片SDRAM反射的信號(hào)相互抵消，圖6和圖7分別為改進(jìn)后布局過(guò)程中較好情況下數(shù)據(jù)線的拓?fù)浣Y(jié)構(gòu)和仿真波形，從圖中可看出采用這種拓?fù)浣Y(jié)構(gòu)，能得到較好的波形。
至此，關(guān)鍵的高速數(shù)據(jù)、地址信號(hào)線仿真波形已經(jīng)比較理想。過(guò)沖較大的問(wèn)題需加入串接電阻(用掃描方法選擇較合適的阻值)予以改進(jìn)。
時(shí)鐘線拓?fù)浣Y(jié)構(gòu)的確定及
信號(hào)完整性分析
SDCLK是從DSP發(fā)出接入SDRAM的80MHz的關(guān)鍵時(shí)鐘信號(hào)。只有保證該信號(hào)的信號(hào)完整性，才能確保對(duì)SDRAM的正確讀寫(xiě)。圖8和圖9分別為規(guī)劃后SDCLK的拓?fù)浣Y(jié)構(gòu)及仿真波形圖。

結(jié)語(yǔ)
Cadence軟件將原理圖設(shè)計(jì)、PCB布局和高速仿真分析集成于一體，可以解決在設(shè)計(jì)的各個(gè)環(huán)節(jié)中存在的與電氣性能相關(guān)的問(wèn)題。通過(guò)對(duì)時(shí)序、信噪、串?dāng)_和電磁兼容等多方面因素進(jìn)行分析，可以使設(shè)計(jì)師在進(jìn)行實(shí)際的布局布線之前對(duì)系統(tǒng)的時(shí)間特性、信號(hào)完整性和EMI等問(wèn)題作一個(gè)最優(yōu)化設(shè)計(jì)。
在本次設(shè)計(jì)高速處理器的過(guò)程中運(yùn)用仿真工具SPECCTRAQuest取得了較好的效果，保證了制板的一次性成功。依據(jù)仿真所得到的合理的拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)的電路板工作正常。避免了利用傳統(tǒng)電路設(shè)計(jì)方法的瓶頸，只有依靠設(shè)計(jì)者的經(jīng)驗(yàn)確定關(guān)鍵信號(hào)的布線及拓?fù)浣Y(jié)構(gòu)，等到PCB最后制作完成才能確定信號(hào)的好壞。利用布線前的仿真結(jié)果，可以直接更改原理圖設(shè)計(jì)，選擇相應(yīng)的布局布線規(guī)則。節(jié)約了設(shè)計(jì)成本，縮短了產(chǎn)品的開(kāi)發(fā)周期。