基于數(shù)字移相的高精度脈寬測(cè)量系統(tǒng)及其FPGA實(shí)現(xiàn)

摘要：采用XILINX公司的SpartanII系列FPGA芯片設(shè)計(jì)了一種基于數(shù)字移相技術(shù)的高精度脈寬測(cè)量系統(tǒng)，同時(shí)給出了系統(tǒng)的仿真結(jié)果和精度分析。與通常的脈沖計(jì)數(shù)法相比，該系統(tǒng)的最大測(cè)量誤差減小到原來的34.2％。

??? 關(guān)鍵詞：脈寬測(cè)量 數(shù)字移相 脈沖計(jì)數(shù)法 FPGA

在測(cè)量與儀器儀表領(lǐng)域，經(jīng)常需要對(duì)數(shù)字信號(hào)的脈沖寬度進(jìn)行測(cè)量。這種測(cè)量通常采用脈沖計(jì)數(shù)法，即在待測(cè)信號(hào)的高電平或低電平用一高頻時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，然后根據(jù)脈沖的個(gè)數(shù)計(jì)算待測(cè)信號(hào)寬度，如圖１所示。待測(cè)信號(hào)相對(duì)于計(jì)數(shù)時(shí)鐘通常是獨(dú)立的，其上升、下降沿不可能正好落在時(shí)鐘的邊沿上，因此該法的最大測(cè)量誤差為一個(gè)時(shí)鐘周期。例如采用８０ＭＨｚ的高頻時(shí)鐘，最大誤差為１２.５ｎｓ。

提高脈沖計(jì)數(shù)法的精度通常有兩個(gè)思路：提高計(jì)數(shù)時(shí)鐘頻率和使用時(shí)幅轉(zhuǎn)換技術(shù)。時(shí)鐘頻率越高，測(cè)量誤差越小，但是頻率越高對(duì)芯片的性能要求也越高。例如要求１ｎｓ的測(cè)量誤差時(shí)，時(shí)鐘頻率就需要提高到１ＧＨｚ，此時(shí)一般計(jì)數(shù)器芯片很難正常工作，同時(shí)也會(huì)帶來電路板的布線、材料選擇、加工等諸多問題。時(shí)幅轉(zhuǎn)換技術(shù)雖然對(duì)時(shí)鐘頻率不要求，但由于采用模擬電路，在待測(cè)信號(hào)頻率比較高的情況下容易受噪聲干擾，而且當(dāng)要求連續(xù)測(cè)量信號(hào)的脈寬時(shí)，電路反應(yīng)的快速性方面就存在一定問題。

區(qū)別于以上兩種方法，本文提出另一種利用數(shù)字移相技術(shù)提高脈寬測(cè)量精度的思路并使用ＦＰＧＡ芯片實(shí)現(xiàn)測(cè)試系統(tǒng)。

１ 測(cè)量原理

所謂移相是指對(duì)于兩路同頻信號(hào)，以其中一路為參考信號(hào)，另一路相對(duì)于該參考信號(hào)做超前或滯后的移動(dòng)形成相位差。數(shù)字移相通常采用延時(shí)方法，以延時(shí)的長(zhǎng)短來決定兩數(shù)字信號(hào)間的相位差，本文提出的測(cè)量原理正是基于數(shù)字移相技術(shù)。如圖２所示，原始計(jì)數(shù)時(shí)鐘信號(hào)ＣＬＫ０通過移相后得到ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０，相位依次相差９０°，用這四路時(shí)鐘信號(hào)同時(shí)驅(qū)動(dòng)四個(gè)相同的計(jì)數(shù)器對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。設(shè)時(shí)鐘頻率為ｆ，周期為Ｔ，四個(gè)計(jì)數(shù)器的計(jì)數(shù)個(gè)數(shù)分別為ｍ１、ｍ２、ｍ３和ｍ４，則最后脈寬測(cè)量值為：

ｗ＝[(m1+m2+m3+m4)/4]×Ｔ?? （１）

可以看到，這種方法實(shí)際等效于將原始計(jì)數(shù)時(shí)鐘四倍頻，以４ｆ的時(shí)鐘頻率對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，從而將測(cè)量精度提高到原來的４倍。例如原始計(jì)數(shù)時(shí)鐘為８０ＭＨｚ時(shí)，系統(tǒng)的等效計(jì)數(shù)頻率則為３２０ＭＨｚ，如果不考慮各路計(jì)數(shù)時(shí)鐘間的相對(duì)延遲時(shí)間誤差，其測(cè)量的最大誤差將降為原來的四分之一，僅為３．１２５ｎｓ。同時(shí)，該法保證了整個(gè)電路的最大工作頻率仍為ｆ，避免了時(shí)鐘頻率提高帶來的一系列問題。

２ 系統(tǒng)實(shí)現(xiàn)

系統(tǒng)實(shí)現(xiàn)的最關(guān)鍵部分是保證送入各計(jì)數(shù)器的時(shí)鐘相對(duì)延遲精度，即要保證計(jì)數(shù)時(shí)鐘之間的相位差。由于通常原始時(shí)鐘頻率已經(jīng)相對(duì)較高（通常接近１００ＭＨｚ），周期在１０～２０ｎｓ之間，因此對(duì)時(shí)鐘的延遲時(shí)間只有幾ｎｓ，使用普通的延遲線芯片無法達(dá)到精度要求;同時(shí)為了避免電路板內(nèi)芯片間傳送延遲的影響，保證測(cè)試系統(tǒng)的精度、穩(wěn)定性和柔性。本文采用現(xiàn)場(chǎng)可編程門陣列(ＦＰＧＡ)來實(shí)現(xiàn)所提出的測(cè)量方法。系統(tǒng)結(jié)構(gòu)如圖３所示。

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晶振產(chǎn)生原始輸入時(shí)鐘，通過移相計(jì)數(shù)模塊后得到脈寬的測(cè)量值，測(cè)量結(jié)果送入ＦＩＦＯ緩存中，以加快數(shù)據(jù)處理速度，最后通過ＰＣＩ總線完成與計(jì)算機(jī)的數(shù)據(jù)傳輸。邏輯控制用來協(xié)調(diào)各模塊間的時(shí)序，保證系統(tǒng)的正常運(yùn)行。為提高測(cè)試系統(tǒng)的靈活性和方便性，系統(tǒng)建立了內(nèi)部寄存器，通過軟件修改寄存器的值可以控制測(cè)試系統(tǒng)的啟動(dòng)停止，選擇測(cè)量高電平或低電平等。移相計(jì)數(shù)模塊、ＦＩＦＯ緩沖以及邏輯控制均在ＦＰＧＡ芯片內(nèi)實(shí)現(xiàn)，芯片使用ＸＩＬＩＮＸ公司的ＳｐａｒｔａｎＩＩ系列。

ＳｐａｒｔａｎＩＩ系列是一款高性能、低價(jià)位的ＦＰＧＡ芯片，其最高運(yùn)行頻率為２００ＭＨｚ，這里選用其中的ＸＣ２Ｓ１５－６（－６為速度等級(jí)）。芯片提供了四個(gè)高精度片內(nèi)數(shù)字延遲鎖定環(huán)路（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ，即ＤＬＬ），可以保證芯片內(nèi)時(shí)鐘信號(hào)的零傳送延遲和低的時(shí)鐘歪斜（Ｃｌｏｃｋ Ｓｋｅｗ）；同時(shí)可以方便地實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的常用控制，如移相、倍頻、分頻等。在ＨＤＬ程序設(shè)計(jì)中，可以使用符號(hào)ＣＬＫＤＬＬ調(diào)用片內(nèi)ＤＬＬ結(jié)構(gòu)，其管腳圖如圖４所示。

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主要管腳說明如下：

ＣＬＫＩＮ：時(shí)鐘源輸入，其頻率范圍為２５～１００ＭＨｚ。

ＣＬＫＦＢ：反饋或參考時(shí)鐘信號(hào)，只能從ＣＬＫ０或ＣＬＫ２Ｘ反饋輸入。

ＣＬＫ?眼０｜９０｜１８０｜２７０?演：時(shí)鐘輸出，與輸入時(shí)鐘同頻，但相位依次相差９０°。其內(nèi)部定義了屬性ＤＵＴＹ＿ＣＹＣＬＥ＿ＣＯＲＲＥＣＴＩＯＮ，可以用來調(diào)整時(shí)鐘的占空比，值為ＦＡＬＳＥ時(shí)，輸出時(shí)鐘占空比和輸入時(shí)鐘一致，值為ＴＲＵＥ時(shí)將占空比調(diào)整為５０％。

ＣＬＫ２Ｘ：時(shí)鐘源倍頻輸出，且占空比自動(dòng)調(diào)整為５０％。

ＣＬＫＤＶ：時(shí)鐘源分頻輸出，由屬性 ＣＬＫＤＶ＿ＤＩＶＩＤＥ控制Ｎ分頻，Ｎ可以為１．５、２、２．５、３、４、５、８或１６。

ＬＯＣＫＥＤ：該信號(hào)為低電平時(shí)，表示延遲鎖相環(huán)ＤＬＬ還沒有鎖定信號(hào)，上述輸出時(shí)鐘信號(hào)未達(dá)到理想信號(hào)；當(dāng)變?yōu)楦唠娖綍r(shí)，表示鎖相環(huán)已經(jīng)完成信號(hào)鎖定，輸出時(shí)鐘信號(hào)可用。若時(shí)鐘源輸入頻率大于６０ＭＨｚ，則系統(tǒng)鎖定時(shí)間大約需２０μｓ。

利用ＤＬＬ功能可以非?？焖俜奖愕貥?gòu)建移相計(jì)數(shù)模塊，實(shí)現(xiàn)本文前面介紹的測(cè)量方法。移相計(jì)數(shù)模塊結(jié)構(gòu)如圖５所示。

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原始時(shí)鐘通過ＣＬＫＤＬＬ處理后得到的相位依次相差９０°的四路時(shí)鐘輸出為ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０和ＣＬＫ２７０，它們分別作為四個(gè)相同的１６位計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘，待測(cè)信號(hào)連接計(jì)數(shù)器的使能端，同時(shí)控制四個(gè)計(jì)數(shù)器的啟動(dòng)和停止。有了各計(jì)數(shù)器的計(jì)數(shù)結(jié)果，再通過加法器得到累加的計(jì)數(shù)個(gè)數(shù)，最后計(jì)算出信號(hào)脈寬值。

３ 仿真和精度分析

圖６給出了ＦＰＧＡ芯片內(nèi)部布線后用Ｍｏｄｅｌｓｉｍ進(jìn)行仿真的結(jié)果。在ＲＥＳＥＴ后就啟動(dòng)移相計(jì)數(shù)模塊，開始對(duì)待測(cè)信號(hào)進(jìn)行測(cè)量，完成一次測(cè)量后產(chǎn)生ＲＥＡＤＹ信號(hào)，同時(shí)輸出測(cè)量結(jié)果，以供后續(xù)部分使用。仿真的結(jié)果證明測(cè)試系統(tǒng)達(dá)到設(shè)計(jì)目標(biāo)。

下面進(jìn)一步對(duì)系統(tǒng)做深入的誤差分析。造成系統(tǒng)測(cè)量脈寬誤差的來源主要有系統(tǒng)原理誤差ＴＳ、時(shí)鐘相移誤差ＴＰ和信號(hào)延遲誤差Ｔｄ以及計(jì)數(shù)時(shí)鐘抖晃ＴＣ，如圖７所示。

??? 由前所述，當(dāng)８０ＭＨｚ晶振時(shí)鐘輸入時(shí)，系統(tǒng)原理誤差ＴＳ＝３．１２５ｎｓ。時(shí)鐘相移誤差為從ＣＬＫＤＬＬ中出來的四路時(shí)鐘信號(hào)之間本身的相位偏移，根據(jù)芯片提供的參數(shù)，其最大ＴＰ為２００ｐｓ。計(jì)數(shù)時(shí)鐘抖晃是指從ＣＬＫＤＬＬ中輸出的時(shí)鐘信號(hào)本身周期的偏差，其最大ＴＣ為６０ｐｓ。由于計(jì)數(shù)的時(shí)鐘周期數(shù)較多，故平均后其對(duì)整個(gè)系統(tǒng)的測(cè)量誤差影響可以忽略不計(jì)。

信號(hào)延遲誤差即為由于芯片內(nèi)部各信號(hào)傳輸延遲不一致而造成的四個(gè)計(jì)數(shù)器計(jì)數(shù)的同步誤差。為分析該誤差情況，用ＩＳＥ ５．１提供的Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ程序?qū)﹃P(guān)鍵路徑做進(jìn)一步的時(shí)間分析，得到的結(jié)果如表１所示。

表1 各信號(hào)到計(jì)數(shù)器的延遲分析（單位：ns）

表中第一欄為從ＣＬＫＤＬＬ中出來的計(jì)數(shù)時(shí)鐘到各自計(jì)數(shù)器的延遲時(shí)間，第二欄為用來控制計(jì)數(shù)器啟動(dòng)停止的ＨＦ信號(hào)到四個(gè)計(jì)數(shù)器的時(shí)間。由于需要的是各計(jì)數(shù)時(shí)鐘間相對(duì)延遲時(shí)間，故第三欄給出時(shí)鐘相對(duì)于ＨＦ信號(hào)到計(jì)數(shù)器的延遲，即為第一欄和第二欄的差值。由此得出信號(hào)延遲誤差Ｔｄ＝０．９５０ｎｓ。

故有系統(tǒng)測(cè)量誤差Γ為：

Γ＝ＴＳ＋ＴＰ＋Ｔｄ＝４.２７５ｎｓ （２）

即脈寬測(cè)量最大誤差為±４.２７５ｎｓ。與脈沖計(jì)數(shù)法比較，同樣的８０ＭＨｚ時(shí)鐘輸入，最大測(cè)量誤差減小到原來的３４.２％。

??? 本文在數(shù)字移相技術(shù)的基礎(chǔ)上設(shè)計(jì)了一種高精度的脈寬測(cè)量系統(tǒng)，使測(cè)量精度相對(duì)于脈沖計(jì)數(shù)法提高了多倍。若需進(jìn)一步提高這種方法的測(cè)量精度，可以通過以下兩個(gè)方面進(jìn)行改進(jìn)：(１)繼續(xù)提高晶振頻率，尋求速度更快的ＦＰＧＡ芯片。晶振頻率越高，系統(tǒng)原理誤差越小。(２)減小信號(hào)延遲誤差。由前面可以看到，信號(hào)的延遲誤差對(duì)系統(tǒng)精度的影響占了很大的比例。減小各計(jì)數(shù)時(shí)鐘和待測(cè)信號(hào)到計(jì)數(shù)器的信號(hào)延遲的差異，可以有效地提高測(cè)量精度。由于ＦＰＧＡ內(nèi)部信號(hào)延遲的時(shí)間均可以很方便地得到，因此在設(shè)計(jì)時(shí)可以通過調(diào)整內(nèi)部各元件的放置位置以及連線來盡量減小延遲誤差，或者通過添加一些門電路來增加延時(shí)以使各信號(hào)延遲時(shí)間盡可能相同。