基于FPGA進(jìn)行高速可變周期脈沖發(fā)生器設(shè)計(jì)

????? 1 概括

?????? 要求改變脈沖周期和輸出脈沖個(gè)數(shù)的脈沖輸出電路模塊在許多工業(yè)領(lǐng)域都有運(yùn)用。采用數(shù)字器件設(shè)計(jì)周期和輸出個(gè)數(shù)可調(diào)節(jié)的脈沖發(fā)生模塊是方便可行的。為了使之具有高速、靈活的優(yōu)點(diǎn)，本文采用atelra公司的可編程芯片FPGA設(shè)計(jì)了一款周期和輸出個(gè)數(shù)可變的脈沖發(fā)生器。經(jīng)過板級(jí)調(diào)試獲得良好的運(yùn)行效果。

　　2 總體設(shè)計(jì)思路

　　脈沖的周期由高電平持續(xù)時(shí)間與低電平持續(xù)時(shí)間共同構(gòu)成，為了改變周期，采用兩個(gè)計(jì)數(shù)器來分別控制高電平持續(xù)時(shí)間和低電平持續(xù)時(shí)間。計(jì)數(shù)器采用可并行加載初始值的n位減法計(jì)數(shù)器。設(shè)定：當(dāng)要求的高電平時(shí)間以初始值加載到第一個(gè)減法器中后，減法器開始減計(jì)數(shù)，計(jì)數(shù)到零時(shí)自動(dòng)停止，同時(shí)啟動(dòng)第二個(gè)記錄低電平持續(xù)時(shí)間的計(jì)數(shù)器計(jì)時(shí)。當(dāng)?shù)诙€(gè)減法計(jì)數(shù)器也減計(jì)到零時(shí)，計(jì)數(shù)器自動(dòng)停止。這樣就完成一個(gè)脈沖的輸出，而這個(gè)脈沖的周期控制完全可以在計(jì)數(shù)器的初始值中進(jìn)行有效的設(shè)定．以達(dá)到脈沖周期可調(diào)的目的。為了控制脈沖個(gè)數(shù)的輸出，在脈沖輸出通道上設(shè)計(jì)一個(gè)數(shù)量控制計(jì)數(shù)器，對(duì)脈沖個(gè)數(shù)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)到要求輸出的個(gè)數(shù)時(shí)．完成輸出并給出一個(gè)done信號(hào)作為該模塊工作完成的標(biāo)志信號(hào)。封裝好的脈沖發(fā)生器設(shè)計(jì) 框圖如圖l所示。

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　　引腳信號(hào)說明：

start信號(hào)：啟動(dòng)信號(hào)。
reset，信號(hào)：系統(tǒng)復(fù)位信號(hào)。
clock信號(hào)：系統(tǒng)時(shí)鐘信號(hào)。
high信號(hào)：高電平持續(xù)時(shí)間初值。
low信號(hào)：低電平持續(xù)時(shí)間初值。
num信號(hào)：個(gè)數(shù)控制寄存器初始值。
output信號(hào)：脈沖輸出信號(hào)。初始化時(shí)為低。
done信號(hào)：脈沖輸出完的標(biāo)志信號(hào)。

　　3 高低電平計(jì)時(shí)器設(shè)計(jì)

　　3.1 設(shè)計(jì)方法

　　為了產(chǎn)生所需要時(shí)間的高電平，可以利用一個(gè)可預(yù)置數(shù)的減法計(jì)數(shù)器來達(dá)到目的，計(jì)數(shù)器設(shè)計(jì)分為兩個(gè)部分，一部分是可預(yù)置數(shù)的自控制減法計(jì)數(shù)器：另一部分是減法計(jì)數(shù)器工作完成后的檢測(cè)系統(tǒng)，檢測(cè)到計(jì)數(shù)器工作完成后輸出一個(gè)時(shí)鐘周期寬的脈沖作為該計(jì)數(shù)器工作完成信號(hào)，并可作為下一個(gè)計(jì)數(shù)器工作的啟動(dòng)信號(hào)。原理框圖如圖2所示。

????? 3.2 工作原理

　　首先．外部的復(fù)位信號(hào)reset給出一個(gè)時(shí)鐘周期寬的脈沖，復(fù)位內(nèi)部各個(gè)信號(hào)及觸發(fā)器。

　　然后，在下一個(gè)有效時(shí)鐘時(shí)刻，外部start信號(hào)給出一個(gè)時(shí)鐘周期寬度的脈沖，用來啟動(dòng)計(jì)數(shù)器的工作。在設(shè)計(jì)中，當(dāng)start信號(hào)有效時(shí)(設(shè)計(jì)為高有效)，外部數(shù)據(jù)high加載到q，當(dāng)q不為零時(shí)，輸出信號(hào)pulse將跳變?yōu)楦唠娖?，?dāng)q減到零的時(shí)候，pulse信號(hào)再跳變回低電平。這個(gè)脈沖信號(hào)的后沿將被后面的由兩個(gè)d觸發(fā)器構(gòu)成的檢測(cè)單元捕獲，并在pulse信號(hào)的下降沿后產(chǎn)生一個(gè)時(shí)鐘周期寬的脈沖，定義為done信號(hào)，表示該信號(hào)完成輸出。

　　低電平計(jì)時(shí)器的設(shè)計(jì)與高電平計(jì)時(shí)器完全一樣。