QDR SRAM與Spartan3 FPGA的接口設(shè)計(jì)

?

　　為了滿(mǎn)足當(dāng)前系統(tǒng)和處理器的生產(chǎn)量需求，更新的靜態(tài)存儲(chǔ)器應(yīng)運(yùn)而生。QDR SRAM就是由Cypress、Renesas、IDT、NEC和Samsung為高性能的網(wǎng)絡(luò)系統(tǒng)應(yīng)用而共同開(kāi)發(fā)的一種具有創(chuàng)新體系結(jié)構(gòu)的同步靜態(tài)存儲(chǔ)器。

　　1 QDR SRAM的介紹及其性能描述

　　1.1 QDR的先進(jìn)性

　　現(xiàn)有的大部分SRAM都是在PC時(shí)期針對(duì)高效傳輸PC型單精度輸入輸出數(shù)據(jù)而設(shè)計(jì)的。在大多數(shù)的網(wǎng)絡(luò)應(yīng)用中，SRAM和記憶控制器之間的連續(xù)數(shù)據(jù)傳輸是必需的。在這些應(yīng)用中，存儲(chǔ)器的讀和寫(xiě)操作之間要進(jìn)行連續(xù)不斷的變化。在這種情況下標(biāo)準(zhǔn)的同步管道SRAM等單一的輸入/輸出裝置就不能很好地滿(mǎn)足要求。零總線變換SRAM就是一種優(yōu)化了的SRAM類(lèi)型。它在讀周期與寫(xiě)周期切換時(shí)不需要變換周期，從而使得總線利用率達(dá)到了100%。而對(duì)大多數(shù)的網(wǎng)絡(luò)應(yīng)用來(lái)說(shuō)，零總線變換SRAM在數(shù)據(jù)吞吐量方面的提高還遠(yuǎn)遠(yuǎn)不夠。QDR的出現(xiàn)則進(jìn)一步改進(jìn)了SRAM結(jié)構(gòu)。

　　QDR就是指四倍數(shù)據(jù)速率SRAM，它是靜態(tài)存儲(chǔ)器的一種，是專(zhuān)為應(yīng)付帶寬需求極大的應(yīng)用而設(shè)計(jì)的體系結(jié)構(gòu)。它在一個(gè)時(shí)鐘周期內(nèi)可以高效地傳輸4個(gè)字節(jié)的數(shù)據(jù)。QDR提供了讀和寫(xiě)兩個(gè)分別獨(dú)立的接口，從而滿(mǎn)足了諸如ATM轉(zhuǎn)換和路由器的性能需求。由于QDR SRAM的結(jié)構(gòu)在數(shù)據(jù)訪問(wèn)時(shí)不需要變換周期且數(shù)據(jù)吞吐量大幅提高，所以保證了可以對(duì)同一地址進(jìn)行同時(shí)訪問(wèn)。

　　QDR又分為兩字突發(fā)結(jié)構(gòu)(CY7C1302)和四字突發(fā)結(jié)構(gòu)(CY7C1304)兩種。這兩種結(jié)構(gòu)的不同就在于每次讀或?qū)懻?qǐng)求的傳輸字?jǐn)?shù)不同。下面就以CY7C1302為例來(lái)詳細(xì)介紹QDR的工作原理及其與Spartan3系列FPGA的接口設(shè)計(jì)。CY7C1302是賽普拉斯公司生產(chǎn)的一種QDR SRAM。圖1示出了CY7C1302的結(jié)構(gòu)圖。圖中雖然CY7C1302有了分別獨(dú)立的讀寫(xiě)端口，但是地址總線還是為讀寫(xiě)端口共用。地址總線的數(shù)據(jù)傳輸采用了DDR的傳輸方式，即：地址總線的前半個(gè)時(shí)鐘周期提供讀操作地址，而后半個(gè)時(shí)鐘周期提供寫(xiě)操作地址。也就是在每個(gè)時(shí)鐘周期可以完成4字的傳輸量。

?

　　1.2 QDR SRAM的輸入狀態(tài)描述

　　QDR SRAM有四個(gè)時(shí)鐘：K，Kn，C和Cn。K和Kn是用來(lái)控制輸入數(shù)據(jù)采樣的，C和Cn則是用來(lái)控制SRAM數(shù)據(jù)輸出的。所有的數(shù)據(jù)操作都是在K的上升沿進(jìn)行的。QDR SRAM有一個(gè)簡(jiǎn)單的控制結(jié)構(gòu)。兩個(gè)控制信號(hào)：讀控制信號(hào)(RPSn)和寫(xiě)控制信號(hào)(WPSn)分別用來(lái)控制SRAM的讀和寫(xiě)操作的進(jìn)行。這兩種信號(hào)在K的上升沿時(shí)刻被采樣。對(duì)QDR來(lái)說(shuō)，地址的輸入是讀端口和寫(xiě)端口所共用的。對(duì)于CY7C1302來(lái)說(shuō)，讀操作是在K的上升沿時(shí)刻開(kāi)始進(jìn)行的，寫(xiě)操作是在Kn的上升沿時(shí)刻開(kāi)始進(jìn)行的。即地址總線的前半個(gè)時(shí)鐘周期提供讀操作的地址，后半個(gè)時(shí)鐘周期提供寫(xiě)操作的地址。其數(shù)據(jù)線是單向的，在每個(gè)循環(huán)周期內(nèi)可以傳輸兩個(gè)字的數(shù)據(jù)。

　　一個(gè)時(shí)鐘的上升沿可以使QDR SRAM在同一個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)對(duì)同一地址的讀、寫(xiě)訪問(wèn)。這樣QDR就會(huì)把寫(xiě)數(shù)據(jù)傳輸?shù)阶x端口以確保把有效的數(shù)據(jù)輸出至數(shù)據(jù)總線。這樣就保證了數(shù)據(jù)的一致性。