一種FPGA能耗優(yōu)化的方法設計

　　能耗給設計帶來的限制可能比任何一個其他因素都多。隨著一個新概念的不斷發(fā)展，平衡新功能和能耗效率成為一個首要問題。

　　控制，并降低電子設計的能耗將使整個產品的開發(fā)流程受益。這樣可以將一個不合適的產品改進以適應市場，更能為成本和制造上帶來巨大變化。舉例來說，一個低能耗的設計使用更小的電源，更少的元件，和一個更小的外殼。這樣可以減低設計的復雜程度，并最終降低產品的成本。

　　讓電子產品的設計符合電源要求需要各個方面的配合。系統(tǒng)工程師，軟件工程師，嵌入式工程師，和板級布線工程師都需要對設計工具和方法加以考慮來達到目前的能耗目標。新技術設計流程和市場趨勢給工程師帶來了新的挑戰(zhàn)，而我們也要對產品開發(fā)系統(tǒng)做出改變。

　　新的困境

　　能耗管理不是一個新問題，但是當產品尺寸在不斷縮小，便攜式產品到處都是的時候，情況就已經改變了。薄型電源電池，小尺寸外殼的復雜性，和對高性能的需求都對電源管理構成了很大的挑戰(zhàn)。

　　而類似FPGA等可編程器件的加入則更增加了管理的復雜性。與內在功能和能耗可以預測的傳統(tǒng)設備相比，F(xiàn)PGA的能耗不能僅僅從簡單的數(shù)據來推測。FPGA的能耗和內部的程序的尺寸和種類有很大的關系。

　　在嵌入式FPGA設備中管理能耗的難度和設備本身一樣的復雜。因為FPGA的能耗很大程度上取決于內部的程序，能耗僅可被可以計算嵌入式自身能耗的工具來預測。另一個選擇就是等到原型的階段，通過“真實的”電源消耗來計算，以此來修改設計以達到性能和能耗的平衡。但是這樣的延遲計算使得傳統(tǒng)的設計流程無法支持目前的需求。

　　不管怎樣，F(xiàn)PGA為設計實現(xiàn)了獨特的靈活性，并在性能上和ASIC拉近了差距，對現(xiàn)代的很多產品設計是很有吸引力的。但是能耗的不確定性和分析仍然是一個大問題?？匆幌掠绊慒PGA設備能耗的原因可以解釋管理的復雜程度和預測的難度。

　　FPGA電源分析

　　傳統(tǒng)volatile FPGA的一個獨特特性是，當設備剛打開時以及當設備從休眠模式被喚醒以后的電流消耗會產生一個明顯的波動。這需要在設計中被考慮到，并且和低功耗模式一起保持很好的平衡。當模式改變或者設備被關閉時，設備在功耗最高時會被重新編程以恢復設備運行。

　　增加控制功能以讓全部或部分嵌入式硬件關閉固然可以節(jié)約大量的能耗，但是在實際應用中這樣的節(jié)約需要用電源分析工具來進行預測。

　　到目前位置，F(xiàn)PGA能耗控制中最大的變數(shù)是動態(tài)電源，也就是來自實時操作的影響。

　　從時鐘信號到I/O輸出，動態(tài)電源受到FPGA可編程內容的影響。而可編程內容則在產品的開發(fā)過程中不斷的在變化。當設備CMOS組的電容根據邏輯層面的變化而被充電時，能量就被消耗了。

　　動態(tài)電源消耗是一個包含頻率，電容和電壓的整體，從設計角度來講，降低時鐘頻率和電壓將會提高能耗效率。采用多處理器，并行低能耗處理，系列數(shù)據通道，適應性時鐘頻率都將降低能耗。動態(tài)能耗配置的目的是為了創(chuàng)建優(yōu)化的電源模式，F(xiàn)PGA將被自動的重構以達到最佳的能耗狀態(tài)。但是，需要由能耗預測工具來證實添加這樣的復雜性是值得的。

　　相對來說，F(xiàn)PGA靜態(tài)能耗是比較穩(wěn)定和容易被預測的。但是當工藝流程到了90nm的程度，另一個最大的障礙出現(xiàn)了。CMOS的尺寸縮小，和通道的縮短和更細的門導致電流容易溢出。FPGA的靜態(tài)能耗就隨著工藝流程的進步而逐漸增大，但是也會因為使用低電壓而相對減少。這對未來FPGA的設計是一個挑戰(zhàn)，尤其是當設計師希望在便攜式設備中越來越多的使用FPGA的時候會變得更明顯。

　　FPGA內部主要能耗單位的關系是復雜而互相影響的。例如，時鐘頻率的提高造成動態(tài)電源能耗的增加，會導致設備溫度的上升，最終會引起管腳的溢出和更高靜態(tài)能耗。這與熱力逃逸有相似之處，器件的高靜態(tài)能耗包括更高的管腳溢出。這會成為FPGA能耗預測問題的一個不可避免的因素。

　　可用工具

　　管理嵌入式FPGA的能耗就像管理設備一樣特別。因為FPGA的能耗大部分由可編程的內容所決定，能耗的數(shù)值需要由嵌入式設計本身來完成。

　　為了配合這樣的流程，F(xiàn)PGA設備的廠商會提供含有能耗預測功能的開發(fā)工具。這些工具將FPGA的許多參數(shù)和利用設計來分析并預測大致的能耗，并且還在不斷的改進中。在分析的早期，工程師需要輸入基本的信息例如時鐘頻率和功能模塊的數(shù)量等。更多的分析結果可以根據用戶的設計細節(jié)來推測。

　　這樣的方法僅可以提供一個關于特定嵌入式設備能耗的一些基本訊息，但是當設計被修改后，整個流程需要被重新運行。因為目前不支持不同廠商的FPGA設備，評估能耗效率的流程并不是那么容易，而且也不能真實的優(yōu)化FPGA能耗來達到產品設計的要求。

　　目前管理FPGA電源的方式就像一個預測，然后最終被原型階段的測試以及接下來的修改所確認。為了解決能耗問題改變FPGA種類的方式并不可取，因為這樣的風險太大了。對新目標器件重新工程設計所需要的時間會導致設計計劃的延誤，因為這已經是一個硬件改變的案例了 – 改變了嵌入式硬件設計或其所屬的器件。

　　如果用戶在很大程度上依賴目前的工具來計算能耗，硬件和嵌入式的設計就必須在設計開始的時候就進行定義。在開發(fā)過程中進行調整的機會并不多。任何潛在的選擇都最好在設計流程早期就都能被研究，這無疑會對FPGA電源管理工具的預測能力有很高要求。