時(shí)序發(fā)生器的設(shè)計(jì),基于CPLD和VerilogHDL語言的一種線陣CCD驅(qū)動(dòng)時(shí)序電路的設(shè)計(jì),基于CPLD和Verilog的高精度線陣CCD驅(qū)動(dòng)電路設(shè)計(jì),基于CPLD和VHDL的一種線陣CCD驅(qū)動(dòng)時(shí)序電路
2019-06-03 16:45:25
它們的基本設(shè)計(jì)方法是借助于 EDA 設(shè)計(jì)軟件,用原理圖、狀態(tài)機(jī)和硬件描述語言等方法,生成相應(yīng)的目標(biāo)文件,最后用編程器或下載電纜,由 CPLD/FPGA 目標(biāo)器件實(shí)現(xiàn)。 生產(chǎn) CPLD/FPGA
2019-03-04 14:10:13
各位好，請(qǐng)問哪里有免費(fèi)下載的 CPLD系統(tǒng)設(shè)計(jì)及VHDL語言的視頻教程？是天祥的。淘寶里有好多賣的，可是要淘寶帳戶和錢呀？
2008-07-20 10:29:10
FPGA 加三移位法，有人用vhdl 語言寫過嗎
2019-03-20 15:59:05
7-5606-1132-X/TP·0574本書介紹了FPGA的相關(guān)基礎(chǔ)知識(shí), VHDL硬件描述語言,FPGA開發(fā)軟件的使用；器件配置與調(diào)試；FPGA設(shè)計(jì)中的基本問題和電路設(shè)計(jì)實(shí)例等。 《CPLD
2012-02-27 11:31:10
CPLD的電路規(guī)模、功能、性能等方面強(qiáng)化之后的產(chǎn)物。（特權(quán)同學(xué)版權(quán)所有）一般而言， FPGA與CPLD之間的區(qū)別如表1.1所示。（特權(quán)同學(xué)版權(quán)所有）表1.1 FPGA和CPLD的比較總而言之，FPGA
2019-02-21 06:19:27
希望在今后的學(xué)習(xí)中大家多多幫助，先來幾個(gè)基礎(chǔ)的verilog 教材吧 現(xiàn)在我用到了FPGA關(guān)鍵分配的知識(shí)。 不過還是想系統(tǒng)的學(xué)習(xí)一下。那就先從軟件的使用和語法開始學(xué)習(xí)吧。 完整的pdf格式文檔電子發(fā)燒友下載地址（共31頁）： FPGA中文VHDL語言教程.pdf
2018-07-04 01:11:32
FPGA入門：Verilog/VHDL語法學(xué)習(xí)的經(jīng)驗(yàn)之談 本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA/CPLD邊練邊學(xué)——快速入門Verilog/VHDL》書中代碼請(qǐng)?jiān)L問網(wǎng)盤：http
2015-01-29 09:20:41
CPLD的電路規(guī)模、功能、性能等方面強(qiáng)化之后的產(chǎn)物。（特權(quán)同學(xué)版權(quán)所有）一般而言， FPGA與CPLD之間的區(qū)別如表1.1所示。（特權(quán)同學(xué)版權(quán)所有）表1.1 FPGA和CPLD的比較總而言之，FPGA
2015-03-12 13:54:42
基于VHDL語言的數(shù)字鐘系統(tǒng)設(shè)計(jì) 基于FPGA的交通燈控制 采用可編程器件(FPGA/CPLD)設(shè)計(jì)數(shù)字鐘 數(shù)字鎖相環(huán)法位同步信號(hào) 基于FPGA的碼速調(diào)整電路的建模與設(shè)計(jì) 誤碼檢測(cè)儀
2012-02-10 10:40:31
VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL 在語言形式、描述風(fēng)格和句法上與一般的計(jì)算機(jī)高級(jí)語言十分相似。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)
2018-09-07 09:04:45
描述語言方式（如Verilog或VHDL）進(jìn)行設(shè)計(jì)。2.綜合輸入的設(shè)計(jì)被綜合進(jìn)入由邏輯元素（LEs，FPGA芯片提供）組成的電路中。3.功能仿真綜合電路被測(cè)試以驗(yàn)證其功能是否正確，次仿真不考慮時(shí)序因素
2017-10-24 14:59:23
EDA技術(shù)具有什么特征？FPGA是什么原理？FPGA設(shè)計(jì)應(yīng)用及優(yōu)化策略基于VHDL的FPGA系統(tǒng)行為級(jí)設(shè)計(jì)
2021-04-15 06:33:58
用vhdl實(shí)現(xiàn)cpld配置fpga，配置成功后在usermode下設(shè)置一個(gè)重新配置信號(hào)，當(dāng)信號(hào)有效時(shí)對(duì)fpga進(jìn)行重新配置；fpga配置程序放在flash內(nèi)；現(xiàn)在遇到的問題是，上電cpld能夠正常配置fpga并且進(jìn)入usermode ，但是加上重新配置語句過后就不能成功配置fpga，求高人指點(diǎn)~
2013-01-17 22:35:39
超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)
2015-09-30 13:48:29
大家熟悉在CPLD/FPGA 開發(fā)中一個(gè)關(guān)鍵的技術(shù)——狀態(tài)機(jī)，并且簡(jiǎn)單介紹了一下RTL 視圖的使用。第三講：加/減計(jì)數(shù)器例程，講解了計(jì)數(shù)器的VHDL 語言的設(shè)計(jì)過程，以及硬件下載的方法，并且可以通過
2020-05-14 14:50:30
，讓大家熟悉在CPLD/FPGA開發(fā)中一個(gè)關(guān)鍵的技術(shù)——狀態(tài)機(jī)，并且簡(jiǎn)單介紹了一下RTL視圖的使用。 第三講：加/減計(jì)數(shù)器例程，講解了計(jì)數(shù)器的VHDL語言的設(shè)計(jì)過程，以及硬件下載的方法
2009-03-26 16:38:29
大家好，今天第一次發(fā)帖，見笑了。因初學(xué)FPGA、cpld,不知從哪著手，以前看過EDA，覺得VHDL語言比較復(fù)雜
2009-10-15 22:37:06
如題，multisim12能不能進(jìn)行FPGA/CPLD的VHDL仿真？？各位大神，multisim12到底能不能進(jìn)行VHDL的仿真呢？看上multisim的直觀，可惜好像不能使用里面的FPGA器件。。各種憂傷啊。。。。。求助。。。
2013-09-22 17:09:04
的邊界掃描測(cè)試第5章 Xilinx Foundation應(yīng)用基礎(chǔ)第6章 Foundation高級(jí)應(yīng)用第7章 VHDL語言簡(jiǎn)介第8章 CPLD/FPGA在數(shù)字系統(tǒng)設(shè)計(jì)中的應(yīng)用第9章 CPLD/FPGA在通信
2018-03-29 17:11:59
`CPLD、Spartan可編程器件的基礎(chǔ)知識(shí)，VHDL語言基礎(chǔ)，F(xiàn)oundation編輯工具使用，高級(jí)應(yīng)用以及CPLD/FPGA在數(shù)字系統(tǒng)設(shè)計(jì)的應(yīng)用。`
2021-04-06 11:43:55
請(qǐng)問使用VHDL語言設(shè)計(jì)FPGA有哪些常見問題？
2021-05-06 09:05:31
其在設(shè)計(jì)思路和編程風(fēng)格等方面也存在差異，這些差異會(huì)對(duì)系統(tǒng)綜合后的電路整體性能產(chǎn)生重要的影響。在VHDL語言電路優(yōu)化設(shè)計(jì)當(dāng)中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD/FPGA的資源
2019-06-18 07:45:03
基于CPLD的4*4矩陣鍵盤電路設(shè)計(jì)，用的是VHDL語言
2012-11-24 19:47:18
自從天祥電子推出40小時(shí)的“十天學(xué)會(huì)單片機(jī)和C語言編程”視頻教程后，受到了廣大電子愛好者的好評(píng)，并希望我們能夠趕緊推出“CPLD器件及VHDL程序設(shè)計(jì)”的視頻教程，為了能夠滿足大家的要求，提供更多
2009-02-07 11:34:24
，同時(shí)包括編寫后如何查找和修改錯(cuò)誤。教程介紹：第一講：主要講解CPLD 系統(tǒng)開發(fā)的基本概念，介紹了CPLD 和FPGA 的各自特點(diǎn)、 生產(chǎn)廠家和相應(yīng)的軟件以及開發(fā)相關(guān)的硬件描述語言。以分頻器為例，讓
2012-09-29 21:32:44
利用現(xiàn)場(chǎng)可編程門陣列（FPGA）和VHDL 語言實(shí)現(xiàn)了PCM碼的解調(diào)，這樣在不改變硬件電路的情況下，能夠適應(yīng)PCM碼傳輸速率和幀結(jié)構(gòu)變化，從而正確解調(diào)數(shù)據(jù)。
2021-05-07 06:58:37
本文介紹利用VHDL語言實(shí)現(xiàn) FPGA與單片機(jī)的串口異步通信電路。
2021-04-29 06:34:57
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。
2019-10-18 08:20:51
本人今年剛接觸EDA，學(xué)習(xí)VHDL，FPGA/CPLD，最菜得是我對(duì)這些名詞的屬性都還不了解。VHDL是硬件語言，FPGA/CPLD是想單片機(jī)一樣的芯片嗎？那如果我以后從事VHDL那是算計(jì)算機(jī)里哪個(gè)
2020-06-03 04:08:29
淘汰的今天，作為一個(gè)電類專業(yè)的畢業(yè)生應(yīng)該熟悉VHDL語言和CPLD、FPGA器件的設(shè)計(jì)，閻石教授新編寫的教材也加入了VHDL語言方面的內(nèi)容，可見使用VHDL語言將數(shù)字系統(tǒng)集成到一塊集成電路中是現(xiàn)在
2009-10-22 15:44:59
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件
2019-08-28 08:05:46
串行通信發(fā)送器是什么工作原理？怎么用VHDL語言在CPLD上實(shí)現(xiàn)串行通信？
2021-04-13 06:26:46
在語法和風(fēng)格上類似于高級(jí)編程語言，可讀性好，描述能力強(qiáng)，設(shè)計(jì)方法靈活，可移植性強(qiáng)，因此它已成為廣大EDA工程師的首選。目前，使用VHDL語言進(jìn)行CPLD／FPGA設(shè)計(jì)開發(fā)，Altera和Lattice
2019-08-08 07:08:00
本人小菜鳥，開始學(xué)FPGA的時(shí)候?qū)W的Verilog語言，后來因?yàn)檎n題組前期的工作都是VHDL就該學(xué)VHDL了。最近聽了幾個(gè)師兄的看法，說國(guó)內(nèi)用VHDL的已經(jīng)很少了，建議我還是堅(jiān)持用Verilog，小菜現(xiàn)在好糾結(jié)，請(qǐng)問到底應(yīng)該用哪種語言呢？望各位大神指點(diǎn)！
2015-07-08 10:07:56
感覺模擬IC設(shè)計(jì)就應(yīng)該是設(shè)計(jì)模擬電路.設(shè)計(jì)運(yùn)放等，通過設(shè)計(jì)電路、在硅片上搭建TTL.CMOS......從而做成IC芯片；而我經(jīng)?？吹秸fIC設(shè)計(jì)就是使用VHDL語言設(shè)計(jì)IC，寫好VHDL語言后燒錄到FPGA.CPLD.......從而做成芯片。我想問的是這兩者有什么區(qū)別？
2018-08-29 09:45:43
），有時(shí)我們不需要使用完整的UART的功能和這些輔助功能。或者設(shè)計(jì)上用到了FPGA/CPLD器件，那么我們就可以將所需要的UART功能集成到FPGA內(nèi)部。使用VHDL將UART的核心功能集成，從而使整個(gè)設(shè)計(jì)更加緊湊、穩(wěn)定且可靠。本文應(yīng)用EDA技術(shù)，基于FPGA/CPLD器件設(shè)計(jì)與實(shí)現(xiàn)UART。
2012-05-23 19:37:24
只要有數(shù)字電路的基礎(chǔ),還是能較容易和快速地學(xué)會(huì)利用 CPLD/FPGA 設(shè)計(jì)數(shù)字系統(tǒng)的。 數(shù)字系統(tǒng)的基本部件比較簡(jiǎn)單,它們是一些與門、或門、非門、觸發(fā)器和多路選擇器等,宏器件是一些加法器、乘法器等
2019-02-28 11:47:32
基于CPLD的狀態(tài)機(jī)該怎樣去設(shè)計(jì)？如何去描述VHDL語言？
2021-04-28 07:01:10
VHDL硬件描述語言教學(xué)：包括fpga講義，VHDL硬件描述語言基礎(chǔ)，VHDL語言的層次化設(shè)計(jì)的教學(xué)幻燈片
2006-03-27 23:46:49
93 第1章 緒論 1.1 關(guān)于EDA 1.2 關(guān)于VHDL 1.3 關(guān)于自頂向下的系統(tǒng)設(shè)計(jì)方法 1.4 關(guān)于應(yīng)用 VHDL的 EDA過程 1.5 關(guān)于在系統(tǒng)編程技術(shù) 1.6 關(guān)于FPGA／CPLD的優(yōu)勢(shì) 1.7
2008-06-04 10:24:061679 《Altera FPGA/CPLD設(shè)計(jì)(高級(jí)篇)》結(jié)合作者多年工作經(jīng)驗(yàn)，深入地討論了Altera FPGA/CPLD的設(shè)計(jì)、優(yōu)化技巧。在討論FPGA/CPLD設(shè)計(jì)指導(dǎo)原則的基礎(chǔ)上，介紹了Altera器件的高級(jí)應(yīng)用；引領(lǐng)讀者
2009-02-12 09:19:124799 EDA/VHDL講座主要內(nèi)容一、EDA、EDA技術(shù)及其應(yīng)用與發(fā)展二、硬件描述語言三、FPGA和CPLD四、EDA工具軟件五、電子設(shè)計(jì)競(jìng)賽幾個(gè)實(shí)際問題的討論六、VHDL語言初步七
2009-03-08 10:54:1039 A CPLD VHDL Introduction
This introduction covers the fundamentals of VHDL as applied to Complex
2009-03-28 16:14:3725 FPGA/VHDL技術(shù)是近年來計(jì)算機(jī)與電子技術(shù)領(lǐng)域的又一場(chǎng)革命。本書以AAltera公司的FPGA/CPLD為主詳細(xì)介紹了FPGA、CPLD為主詳細(xì)介紹了FPGA的相關(guān)知識(shí)，MAX+PLUSⅡ開發(fā)環(huán)境和VHDL語言基礎(chǔ)，并
2009-07-11 15:06:4258 VHDL語言及其應(yīng)用的主要內(nèi)容：第一章 硬件模型概述第二章 基本的VHDL編程語言第三章 VHDL模型的組織第四章 VHDL綜合工具第五章 VHDL應(yīng)用樣例附錄A VHDL
2009-07-20 12:06:150
介紹了用VHDL 語言在硬件芯片上實(shí)現(xiàn)浮點(diǎn)加/ 減法、浮點(diǎn)乘法運(yùn)算的方法,并以Altera
公司的FLEX10K系列產(chǎn)品為硬件平臺(tái),以Maxplus II 為軟件工具,實(shí)現(xiàn)了6 點(diǎn)實(shí)序列浮點(diǎn)加/ 減法
2009-07-28 14:06:1385 本文采用VHDL語言設(shè)計(jì)了基于CPLD的計(jì)數(shù)及LED譯碼電路，該設(shè)計(jì)方法符合電子系統(tǒng)設(shè)計(jì)的發(fā)展方向。關(guān)鍵詞：計(jì)數(shù)器;LED譯碼;CPLD;VHDL在各種檢測(cè)與控制系統(tǒng)及儀表中，對(duì)發(fā)生的事
2009-08-24 08:32:3928 VHDL語言描述數(shù)字系統(tǒng):本章介紹用 VHDL 描述硬件電路的一些基本手段和基本方法。 VHDL 語言是美國(guó)國(guó)防部在 20 世紀(jì) 80 年代初為實(shí)現(xiàn)其高速集成電路計(jì)劃（VHSIC）而提出的
2009-09-01 09:02:4037 VHDL 語言程序的元素:本章主要內(nèi)容：VHDL語言的對(duì)象VHDL語言的數(shù)據(jù)類型VHDL語言的運(yùn)算符VHDL語言的標(biāo)識(shí)符VHDL語言的詞法單元
2009-09-28 14:32:2141 本文基于VHDL硬件描述語言,利用CPLD器件EPM570T100C5和LED點(diǎn)陣屏實(shí)現(xiàn)了對(duì)音頻信號(hào)的頻譜顯示,給出了設(shè)計(jì)過程、VHDL語言源程序和實(shí)驗(yàn)結(jié)果,拓展了CPLD在顯示領(lǐng)域的應(yīng)用。
2010-02-24 14:46:4528 基于FPGA/CPLD芯片的數(shù)字頻率計(jì)設(shè)計(jì)摘要：詳細(xì)論述了利用VHDL硬件描述語言設(shè)計(jì)，并在EDA(電子設(shè)計(jì)自動(dòng)化)工具的幫助下，用大規(guī)?？删幊踢壿嬈骷?FPGA／CPLD)實(shí)現(xiàn)
2010-04-30 14:45:13132 簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為2.5和1.5的分頻器的設(shè)計(jì)為例,介紹了在MaxPlusII開發(fā)軟件下,利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)數(shù)字邏輯電路的過
2010-07-17 17:55:5736 本文基于VHDL硬件描述語言,利用CPLD器件EPM570T100C5和LED點(diǎn)陣屏實(shí)現(xiàn)了對(duì)音頻信號(hào)的頻譜顯示,給出了設(shè)計(jì)過程、VHDL語言源程序和實(shí)驗(yàn)結(jié)果,拓展了CPLD在顯示領(lǐng)域的應(yīng)用。
2010-07-17 18:07:4025 探討電梯控制技術(shù)的發(fā)展歷史和技術(shù)現(xiàn)狀，仔細(xì)研究CPLD器件的工作原理，開發(fā)流程以及VHDL語言的編程方法；采用單片CPLD器件，在MAX+plusⅡ軟件環(huán)境下，運(yùn)用VHDL語言設(shè)計(jì)一個(gè)16樓層單
2010-12-27 15:27:3556 摘要：簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸
2006-03-13 19:36:44
869 
用VHDL語言實(shí)現(xiàn)3分頻電路
標(biāo)簽/分類：
眾所周知，分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖相
2007-08-21 15:28:165527 實(shí)驗(yàn)八、VHDL語言的組合電路設(shè)計(jì)一? 實(shí)驗(yàn)?zāi)康?掌握VHDL語言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2掌握VHDL語言的組合電路設(shè)計(jì)方法。二? 實(shí)驗(yàn)設(shè)備與儀器
2009-03-13 19:26:582368 【摘 要】 通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
2009-05-10 19:47:301111 
摘 要：通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用Verilog HDL語言開發(fā)FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL語言的優(yōu)越性。
2009-06-20 11:51:281857 
摘 要： 串行通信是實(shí)現(xiàn)遠(yuǎn)程測(cè)控的重要手段。采用VHDL語言在CPLD上實(shí)現(xiàn)了串行通信，完全可以脫離單片機(jī)使用。
關(guān)鍵詞：
2009-06-20 12:43:50570 
摘要：簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸
2009-06-20 12:45:00627 
用VHDL語言實(shí)現(xiàn)3分頻電路(占空比為2比1)
分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖
2009-06-22 07:46:337831 采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計(jì)
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起
2010-03-19 11:38:022318 
在我國(guó)使用Verilog HDL的公司比使用VHDL的公司多。從EDA技術(shù)的發(fā)展上看，已出現(xiàn)用于CPLD/FPGA設(shè)計(jì)的硬件C語言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會(huì)成為繼VHDL和Verilog之后，設(shè)計(jì)大規(guī)模CPLD/FPGA的又一種手段。
2011-03-12 11:21:201686 簡(jiǎn)要介紹了 VHDL 語言進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)，并詳細(xì)說明了利用VHDL語言設(shè)計(jì)狀態(tài)機(jī)電電路的過程，最后進(jìn)行了仿真，仿真結(jié)果證明該設(shè)計(jì)能夠?qū)崿F(xiàn)狀態(tài)機(jī)電路的功能。
2011-07-18 10:31:2083 利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過
2011-09-27 15:08:56366 VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用
2011-12-13 10:36:212487 本資料是關(guān)于基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例（VHDL源代碼文件），需要的可以自己下載。
2012-11-13 14:03:36907 altera FPGA/CPLD高級(jí)篇(VHDL源代碼)
2012-11-13 14:40:38134 基于CPLD的VHDL語言數(shù)字鐘(含秒表)設(shè)計(jì)
2015-11-04 15:14:369 SVPWM算法優(yōu)化及其FPGA_CPLD實(shí)現(xiàn)
2016-04-13 15:42:3518 ，或是硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在PCB完成以后，還可以利用FPGA/CPLD的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 使用FPGA/CPLD來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。 FPGA/CPLD還
2017-10-09 09:52:2014 在小規(guī)模數(shù)字集成電路就要淘汰的今天，作為一個(gè)電類專業(yè)的畢業(yè)生應(yīng)該熟悉VHDL語言和CPLD、FPGA器件的設(shè)計(jì)，閻石教授新編寫的教材也加入了VHDL語言方面的內(nèi)容，可見使用VHDL語言將數(shù)字系統(tǒng)集成
2017-12-05 09:00:3120 LED點(diǎn)陣顯示屏具有醒目、動(dòng)態(tài)效應(yīng)好、省電節(jié)能、亮度較高、用途廣等優(yōu)點(diǎn)，是現(xiàn)代 化城市的主要標(biāo)志之一。利用VHDL硬件描述語言設(shè)計(jì)了以CPLD器件為核心的控制電路, 在LED點(diǎn)陣屏上實(shí)現(xiàn)了音頻信號(hào)的頻譜型電平動(dòng)態(tài)顯示, 而且具有顯示模式多樣化、易編程 修改，顏色可變、動(dòng)態(tài)效果好等優(yōu)點(diǎn)。
2019-04-26 08:08:001933 
用VHDL語言設(shè)計(jì)交通燈控制系統(tǒng)，并在MAX+PLUS II系統(tǒng)對(duì)FPGA/CPLD芯片進(jìn)行下載，由于生成的是集成化的數(shù)字電路，沒有傳統(tǒng)設(shè)計(jì)中的接線問題，所以故障率低、可靠性高，而且體積小。體現(xiàn)了EDA技術(shù)在數(shù)字電路設(shè)計(jì)中的優(yōu)越性。
2018-11-05 17:36:0523 本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA視頻教程之FPGA和CPLD與VHDL基礎(chǔ)知識(shí)的詳細(xì)資料說明。主要的目的是：1.VHDL入門，2.設(shè)計(jì)單元，3.體系結(jié)構(gòu)建?；A(chǔ)，4.VHDL邏輯綜合，5.層次
2019-03-20 14:35:199 本文檔的主要內(nèi)容詳細(xì)介紹的是使用FPGA和VHDL語言進(jìn)行的搶答器設(shè)計(jì)資料合集免費(fèi)下載。
2019-06-03 08:00:0019 什么是vhdl語言 VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語言）。VHSIC是Very High Speed
2020-04-23 15:58:4910242 VHDL電路設(shè)計(jì)的優(yōu)化與VHDL描述語句、EDA工具以及可編程器件（PLD）的選用都有著直接的關(guān)系。
2020-07-16 08:46:032333 
基于以上討論，可以看出ASIP+FPGA設(shè)計(jì)模式可以從很大程度上解決引言中提到的兩個(gè)難題。為了進(jìn)行更深入的研究，我們對(duì)該設(shè)計(jì)模式進(jìn)行了嘗試，用VHDL硬件描述語言在FPGA上實(shí)現(xiàn)了一個(gè)8位微處理器
2020-07-28 17:44:49562 
經(jīng)?？吹讲簧偃嗽谡搲锇l(fā)問，FPGA是不是用C語言開發(fā)的？國(guó)外有些公司專注于開發(fā)解決編譯器這方面問題，目的讓其能夠達(dá)到用C語言替代VHDL語言的目的，也開發(fā)出了一些支持用c語言對(duì)FPGA進(jìn)行編程的開發(fā)工具。但在使用多的FPGA編程語言還是verilog和VHDL語言，一般不使用C語言進(jìn)行編程。
2020-07-29 16:37:3723118 本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA VHDL語言基礎(chǔ)的學(xué)習(xí)課件免費(fèi)下載。
2021-01-21 16:30:0026 簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5和1.5的分頻器的設(shè)計(jì)為例，介紹了在MaxPlusII開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)數(shù)字邏輯電路的過程和方法。該設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)方便、便于系統(tǒng)升級(jí)的特點(diǎn)。
2021-03-16 09:45:5310 FPGA CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享.(電源技術(shù)發(fā)展怎么樣)-FPGA CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享? ? ? ? ? ? ? ? ? ??
2021-09-18 10:58:0351 FPGA CPLD中的Verilog設(shè)計(jì)小技巧(肇慶理士電源技術(shù)有限)-FPGA CPLD中的Verilog設(shè)計(jì)小技巧? ? ? ? ? ? ? ? ?
2021-09-18 16:49:1835 在這個(gè)項(xiàng)目中，我們用 VHDL 語言創(chuàng)建一個(gè) 8 位算術(shù)邏輯單元 (ALU)，并在連接到帶有輸入開關(guān)和 LED 顯示屏的定制 PCB 的 Altera CPLD 開發(fā)板上運(yùn)行。
2023-10-24 17:05:57675 
和VHDL都是用于邏輯設(shè)計(jì)的硬件描述語言，并且都已成為IEEE標(biāo)準(zhǔn)。它們能形式化地抽象表示電路的結(jié)構(gòu)和行為，支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述，具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性，并便于文檔管理和設(shè)計(jì)重用。 fpga用什么語言開發(fā) FPGA(現(xiàn)場(chǎng)可編程邏輯門陣列)的開發(fā)主要使用硬件描述語言(HD
2024-03-14 17:09:32223 功能，從而實(shí)現(xiàn)對(duì)數(shù)字電路的高效定制。FPGA語言主要包括VHDL（VHSIC Hardware Description Language）和Verilog等，這些語言具有強(qiáng)大的描述能力，能夠精確地定義硬件的每一個(gè)細(xì)節(jié)，從而實(shí)現(xiàn)復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)。
2024-03-15 14:50:26166
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