賽靈思公開發(fā)布Vivado設(shè)計(jì)套件 常見問題解答 - 全文

Vivado? 設(shè)計(jì)套件是什么？
集成的設(shè)計(jì)環(huán)境——Vivado 設(shè)計(jì)套件包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到 IC 級(jí)的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個(gè)基于 AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP 封裝元數(shù)據(jù)、工具命令語言 (TCL)、Synopsys 系統(tǒng)約束 (SDC) 以及其它有助于根據(jù)客戶需求量身定制設(shè)計(jì)流程并符合業(yè)界標(biāo)準(zhǔn)的開放式環(huán)境。賽靈思構(gòu)建的的 Vivado 工具將各類可編程技術(shù)結(jié)合在一起，能夠可擴(kuò)展實(shí)現(xiàn)多達(dá) 1 億個(gè)等效 ASIC 門的設(shè)計(jì)。
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專注于集成的組件——為了解決集成的瓶頸問題，Vivado 設(shè)計(jì)套件采用了用于快速綜合和驗(yàn)證 C 語言算法 IP 的 ESL 設(shè)計(jì)，實(shí)現(xiàn)重用的標(biāo)準(zhǔn)算法和 RTL IP 封裝技術(shù)，標(biāo)準(zhǔn) IP 封裝和各類系統(tǒng)構(gòu)建模塊的系統(tǒng)集成，模塊和系統(tǒng)驗(yàn)證的仿真速度提高 了3 倍，與此同時(shí)，硬件協(xié)仿真將性能提升了100倍。
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專注于實(shí)現(xiàn)的組件——為了解決實(shí)現(xiàn)的瓶頸，Vivado工具采用層次化器件編輯器和布局規(guī)劃器、速度提升 了3 至 15 倍，且為 SystemVerilog 提供了業(yè)界最好支持的邏輯綜合工具、速度提升 4 倍且確定性更高的布局布線引擎，以及通過分析技術(shù)可最小化時(shí)序、線長(zhǎng)、路由擁堵等多個(gè)變量的“成本”函數(shù)。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對(duì)設(shè)計(jì)的一小部分進(jìn)行重新實(shí)現(xiàn)就能快速處理，同時(shí)確保性能不受影響。最后，Vivado 工具通過利用最新共享的可擴(kuò)展數(shù)據(jù)模型，能夠估算設(shè)計(jì)流程各個(gè)階段的功耗、時(shí)序和占用面積，從而達(dá)到預(yù)先分析，進(jìn)而優(yōu)化自動(dòng)化時(shí)鐘門等集成功能。
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為何要打造全新的工具套件而不是對(duì) ISE 設(shè)計(jì)套件進(jìn)行升級(jí)？
客戶需要一個(gè)全新的設(shè)計(jì)環(huán)境以提升生產(chǎn)力、縮短產(chǎn)品上市時(shí)間、超越可編程邏輯、實(shí)現(xiàn)可編程系統(tǒng)集成等。為了響應(yīng)客戶的需求，賽靈思工程師從 2008 年開始付諸行動(dòng)，打造出了 Vivado 工具這一巔峰之作。
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Vivado 工具能解決當(dāng)前設(shè)計(jì)人員面臨的哪些主要挑戰(zhàn)？
“All Programmable”器件不只是涵蓋可編程邏輯設(shè)計(jì)，還涉及到可編程系統(tǒng)集成，要在更少的芯片上集成越來越多的系統(tǒng)功能。為了構(gòu)建上述系統(tǒng)，我們會(huì)面臨一系列全新的集成和實(shí)現(xiàn)設(shè)計(jì)生產(chǎn)力瓶頸，這是我們必須要解決的問題：
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集成瓶頸
·???????? 集成 C 語言算法和 RTL 級(jí) IP
·???????? 混合 DSP、嵌入式、連接功能、邏輯領(lǐng)域
·???????? 模塊和“系統(tǒng)”驗(yàn)證
·???????? 設(shè)計(jì)和 IP 重用 ?
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實(shí)現(xiàn)瓶頸
·???????? 層次化芯片布局規(guī)劃與分區(qū)
·???????? 多領(lǐng)域和多晶片物理優(yōu)化
·???????? 多變量“設(shè)計(jì)”和“時(shí)序”收斂的沖突
·???????? 設(shè)計(jì)后期發(fā)生的ECO及變更引起的連鎖反應(yīng)
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最新環(huán)境相對(duì)于 ISE 設(shè)計(jì)套件14 生產(chǎn)力方面有何優(yōu)勢(shì)？
聯(lián)盟計(jì)劃成員、客戶以及賽靈思團(tuán)隊(duì)通過運(yùn)行各種經(jīng)現(xiàn)場(chǎng)測(cè)試的設(shè)計(jì)，結(jié)果表明，相對(duì)于同類競(jìng)爭(zhēng)工具，Vivado 設(shè)計(jì)套件從總體上把集成度和實(shí)現(xiàn)速度提高至原來的4 倍。
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賽靈思是不是不再需要 ISE 設(shè)計(jì)套件了？
不是。ISE 設(shè)計(jì)套件 14 版本支持目前的 28nm 產(chǎn)品，賽靈思會(huì)繼續(xù)為面向前代產(chǎn)品設(shè)計(jì)的工具提供支持。
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現(xiàn)在客戶能做些什么？
客戶可報(bào)名參加早期試用計(jì)劃，下載相關(guān)技術(shù)文檔，搶先了解 Vivado 設(shè)計(jì)套件，為自己首款或下一款 7 系列 FPGA 和 Zynq-7000 EPP 設(shè)計(jì)做好準(zhǔn)備。今夏早些時(shí)候7 系列將面向公眾全面推出，今年晚些時(shí)候 Zynq-7000 EPP也將面向公眾發(fā)貨。早期試用計(jì)劃參與者可在 5 月 8 日下載相關(guān)工具。
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“All Programmable”器件具體是指什么東西？
就 28nm 工藝而言，賽靈思開發(fā)出了許多類型的可編程技術(shù)，從邏輯和 IO、軟件可編程 ARM 處理系統(tǒng)、3D-IC、模擬混合信號(hào)(AMS)、系統(tǒng)到 IC 設(shè)計(jì)工具以及 IP 等。賽靈思將上述可編程技術(shù)進(jìn)行不同組合，然后集成到”All Programmable”器件中，如目前發(fā)貨的基于堆疊硅片互聯(lián)技術(shù) (SSIT) 的 Virtex-7 2000T FPGA 和 Zynq-7000 可擴(kuò)展處理平臺(tái) (EPP) 以及支持高級(jí)模擬混合信號(hào)(AMS)、高性能 SERDES 和 PLL 到可編程數(shù)據(jù)轉(zhuǎn)換器資源的 FPGA。
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Vivado 設(shè)計(jì)套件能幫助客戶實(shí)現(xiàn)哪些此前無法實(shí)現(xiàn)的工作？
當(dāng)設(shè)計(jì)人員在汽車、消費(fèi)類、工業(yè)控制、有線與無線通信、醫(yī)療等眾多應(yīng)用中采用新一代“All Programmable”器件來實(shí)現(xiàn)可編程邏輯或者可編程系統(tǒng)集成時(shí)，Vivado工具有助于提高他們的生產(chǎn)力。尤其是進(jìn)行新一代設(shè)計(jì)，如上所述，工程師可用 Vivado 工具解決集成和實(shí)現(xiàn)方面存在的諸多生產(chǎn)力瓶頸問題。
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學(xué)習(xí)使用 Vivado 設(shè)計(jì)套件難不難？
學(xué)習(xí)使用按鈕式 Vivado 集成開發(fā)環(huán)境(IDE) 對(duì)大多數(shù)用戶而言應(yīng)當(dāng)相對(duì)比較簡(jiǎn)單，特別是用戶已有 ISE PlanAhead 工具的使用經(jīng)驗(yàn)，那就更容易了。隨著用戶不斷熟悉 Vivado IDE，還可利用不斷推出的新特性以及 GUI 內(nèi)置的分析和優(yōu)化功能，輕松優(yōu)化性能、功耗和資源利用。

賽靈思vivado設(shè)計(jì)套件專題:http://ttokpm.com/topic/tech/vivado/

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-- 技術(shù)問題 --
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是否支持部分可重配置功能？
支持。2012 年底的 beta 版本中將提供部分可重配置功能。2012 年內(nèi)，需要部分可重配置功能的用戶用戶還需要繼續(xù)使用 ISE。
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Vivado 綜合技術(shù)與賽靈思綜合技術(shù) (XST) 有何不同？
Vivado 綜合技術(shù)基于經(jīng)業(yè)界驗(yàn)證的 ASIC 綜合技術(shù)，能擴(kuò)展適應(yīng)于極大型設(shè)計(jì)。它可支持 SystemVerilog、SDC、TCL 等，并采用 Vivado共享的可擴(kuò)展數(shù)據(jù)模型支持整個(gè)流程的交叉測(cè)試。
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新工具與 ISE 間能否支持項(xiàng)目的移植？
ISE 項(xiàng)目瀏覽器和 PlanAhead 項(xiàng)目能移植到 Vivado IDE，但 Vivado 項(xiàng)目無法移植到 PlanAhead。除約束文件，包括源文件列表在內(nèi)的所有其它項(xiàng)目設(shè)置均能進(jìn)行傳輸。客戶必須創(chuàng)建賽靈思設(shè)計(jì)約束 (XDC) 格式的約束條件，并將其單獨(dú)添加到項(xiàng)目中。
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Vivado IP 集成器為什么優(yōu)于競(jìng)爭(zhēng)工具？
設(shè)計(jì)人員可利用 Vivado 以圖形的形式創(chuàng)建 IP 系統(tǒng)，或利用 Tcl、參數(shù)傳遞、Vivado 仿真和 ChipScope 集成等，專門針對(duì)調(diào)試設(shè)計(jì)。從實(shí)現(xiàn)工具（報(bào)告、布局規(guī)劃、原理圖）返回 IPI的交叉測(cè)試可加速融合，這也是一大優(yōu)勢(shì)。
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Vivado 仿真器與 ISim 有什么不同？
Vivado 仿真器采用全新的引擎，緊密集成于 Vivado IDE 中。該引擎的速度比 ISim 快 3 倍，而占用的存儲(chǔ)器容量卻僅為一半。它完全集成于 Vivado IDE，能夠通過 Tcl 更好地控制仿真器操作。
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Vivado 仿真器能否使舊版架構(gòu)設(shè)計(jì)符合 7 系列要求？
一般說來，賽靈思建議用戶采用原生架構(gòu)。不過 Vivado 支持舊版架構(gòu)的程度與 ISE 針對(duì)所有 Virtex 級(jí)別器件的支持相同。
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Vivado 仿真器是否支持 VHDL 和 Verilog 的時(shí)序仿真？
Vivado 僅為 Verilog 的時(shí)序仿真提供支持。但是 Vivado 可為 Verilog 和 VHDL 以及混合語言提供功能仿真支持。
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Vivado 為什么不支持 VHDL 時(shí)序仿真？
VHDL 時(shí)序仿真是基于 VITAL 的仿真，該標(biāo)準(zhǔn)速度很慢，限制性較大，且已長(zhǎng)期未進(jìn)行更新。
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客戶能否用 Mentor、Synopsys、Cadence 和 Aldec 編譯賽靈思仿真庫？
可以。Vivado 設(shè)計(jì)套件可提供名為 compxlib 的 TCL 命令以編譯仿真庫。
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Vivado 仿真器是否支持 SystemVerilog 或硬件協(xié)仿真？
我們計(jì)劃在今后發(fā)布的軟件版本中為二者提供支持。